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参数资料
| 型号： | CS5364-DQZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 10/42页 |
| 文件大小： | 0K |
| 描述： | IC ADC 4CH 114DB 216KHZ 48-LQFP |
| 标准包装： | 250 |
| 位数： | 24 |
| 采样率（每秒）： | 216k |
| 数据接口： | 串行 |
| 转换器数目： | 1 |
| 功率耗散（最大）： | 580mW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-LQFP（7x7） |
| 包装： | 管件 |
| 输入数目和类型： | 4 个差分，单极 |
| 产品目录页面： | 755 (CN2011-ZH PDF) |
| 配用： | CDB5364-ND - EVALUATION BOARD FOR CS5364 |
| 其它名称： | 598-1697 |
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18
DS625F4
CS5364
SWITCHING SPECIFICATIONS - CONTROL PORT - SPI TIMING
Inputs: Logic 0 = DGND, Logic 1 = VLC, CDOUT CL = 30 pF
Notes:
1.
Data must be held for sufficient time to bridge the transition time of CCLK.
2.
For fsck <1 MHz
Figure 6. SPI Timing
Parameter
Symbol
Min
Max
Units
CCLK Clock Frequency
fsck
06.0
MHz
RST Rising Edge to CS Falling
tsrs
20
-
ns
CS Falling to CCLK Edge
tcss
20
CS High Time Between Transmissions
tcsh
1.0
μs
CCLK Low Time
tscl
66
ns
CCLK High Time
tsch
66
CDIN to CCLK Rising Setup Time
tdsu
40
CCLK Rising to DATA Hold Time
tdh
15
CCLK Falling to CDOUT Stable
tpd
-
50
Rise Time of CDOUT
tr1
25
Fall Time of CDOUT
tf1
Rise Time of CCLK and CDIN
tr2
100
Fall Time of CCLK and CDIN
tf2
CS
CCLK
CDIN
CDOUT
RST
t
srs
t
scl
t
sch
t
css
t
r2
t
f2
t
csh
t
dsu
t
dh
t
pd
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