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参数资料
| 型号： | CS5364-DQZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 8/42页 |
| 文件大小： | 0K |
| 描述： | IC ADC 4CH 114DB 216KHZ 48-LQFP |
| 标准包装： | 250 |
| 位数： | 24 |
| 采样率（每秒）： | 216k |
| 数据接口： | 串行 |
| 转换器数目： | 1 |
| 功率耗散（最大）： | 580mW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-LQFP（7x7） |
| 包装： | 管件 |
| 输入数目和类型： | 4 个差分，单极 |
| 产品目录页面： | 755 (CN2011-ZH PDF) |
| 配用： | CDB5364-ND - EVALUATION BOARD FOR CS5364 |
| 其它名称： | 598-1697 |
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16
DS625F4
CS5364
SERIAL AUDIO INTERFACE - TDM TIMING
The serial audio port is a three-pin interface consisting of SCLK, LRCK and SDOUT.
Logic "0" = GND = 0 V; Logic "1" = VLS; CL = 20 pF, timing threshold is 50% of VLS.
Notes:
1.
TDM Quad-Speed Mode only specified to operate correctly at VLS
≥ 3.14 V.
2.
Duty cycle of generated SCLK depends on duty cycle of received MCLK as specified under “System
3.
CLKMODE functionality described in Section 4.6.3
4.
In Slave Mode, the SCLK/LRCK ratio can be set according to preference; chip performance is guaran-
teed only when using the ratios in Section 4.7 Master and Slave Clock Frequencies on page 25.
Figure 4. TDM Timing
Parameter
Symbol
Min
Typ
Max
Unit
Sample Rates
Single-Speed Mode
Double-Speed Mode
Quad-Speed Mode1
-
2
54
108
-
54
108
216
kHz
Master Mode
SCLK Frequency
SCLK Period
1/(256*216 kHz)
SCLK Duty Cycle (Note 2)
(CLKMODE = 0)(Note 3)
(CLKMODE = 1)(Note 3)
tPERIOD
tHIGH1
256*Fs
18
40
28
-
50
33
256*Fs
-
60
38
Hz
ns
%
FS setup
before SCLK rising (Single-Speed Mode)
FS setup
before SCLK rising (Double-Speed Mode)
FS setup
before SCLK rising (Quad-Speed Mode)
FS width
in SCLK cycles
tSETUP1
tHIGH2
20
18
5
128
-
128
ns
-
SDOUT setup
before SCLK rising
SDOUT hold
after SCLK rising
tSETUP2
tHOLD2
5
-
ns
Slave Mode
SCLK Frequency (Note 4)
SCLK Period
1/(256*216 kHz)
SCLK Duty Cycle
tPERIOD
tHIGH1
-
18
28
256*Fs
-
65
Hz
ns
%
FS setup
before SCLK rising (Single-Speed Mode)
FS setup
before SCLK rising (Double-Speed Mode)
FS setup
before SCLK rising (Quad-Speed Mode)
FS width
in SCLK cycles
tSETUP1
tHIGH2
20
10
1
-
244
ns
-
SDOUT setup
before SCLK rising
SDOUT hold
after SCLK rising
tSETUP2
tHOLD2
5
-
ns
FS
SDOUT
SCLK
data
t
HOLD2
t
SETUP2
t
SETUP1
new frame
data
t
PERIOD
t
HIGH1
t
HIGH2
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