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参数资料
| 型号： | CS7620-IQ |
| 厂商： | CIRRUS LOGIC INC |
| 元件分类： | 消费家电 |
| 英文描述： | CCD IMAGER ANALOG PROCESSOR |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP64 |
| 封装： | 10 X 10 X 1.40 MM, MS-026, TQFP-64 |
| 文件页数： | 42/70页 |
| 文件大小： | 1032K |
| 代理商： | CS7620-IQ |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页当前第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页
CS7620
42
DS301PP2
4.21
Timing Control - Start of Active Pixels
Default = 4Bh; Read/Write (address 1Fh)
4.22
Timing Control - Vertical Time Division
Default = 01h; Read/Write (address 20h)
Bit Number
Bit Name
Default
7
6
5
4
3
2
1
0
act_begin7
0
act_begin6
1
act_begin5
0
act_begin4
0
act_begin3
1
act_begin2
0
act_begin1
1
act_begin0
1
Bit
Mnemonic
Function
7
act_begin7
Active Pixels:
This register should be programmed with the pixel number of
the first active pixel to be read out. That is the first pixel after the extra pixels,
the black pixels, and the grey pixel.
This register value is used by the CS7620 when the part is in the valid data
mode to generate the data valid signal on the CLKO pin.
Valid data can be set through the above mentioned registers together with
act_begin(1Fh) to define a subset of pixels to be passed to the subsequent
ASIC or DSP component. This subset may or may not include dark rows
and/or dark pixels. Please refer to Figure 28.
The default value is set to 75, which is the sum of the blk_end register (1Dh)
and act_rws_lst register (1Eh).
6
act_begin6
5
act_begin5
4
act_begin4
3
act_begin3
2
act_begin2
1
act_begin1
0
act_begin0
Bit Number
Bit Name
Default
7
6
5
4
3
2
1
0
Reserved
-
tdv4
0
tdv3
0
tdv2
0
tdv1
0
tdv0
1
-
-
Bit
Mnemonic
Function
7:5
-
Reserved
Critical Timing:
This determines the width of the minimum vertical division
measured in pixel clocks. (One vertical pixel shift (row) requires 8 vertical time
division slots) See Figure 33.
4
3
2
1
0
tdv4
tdv3
tdv2
tdv1
tdv0
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