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参数资料
| 型号： | CY38015V208-83NI |
| 厂商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分类： | PLD |
| 英文描述： | LOADABLE PLD, 15 ns, PQFP208 |
| 封装： | PLASTIC, QFP-208 |
| 文件页数： | 10/32页 |
| 文件大小： | 929K |
| 代理商： | CY38015V208-83NI |
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PRELIMINARY
Quantum38K ISR
CPLD Family
Document #: 38-03043 Rev. **
Page 18 of 32
Input & Output Standard Timing Delay Adjustments
All the timing specifications in this data sheet are specified based on 3.3V PCI compliant inputs and outputs (fast slew rates[8]).
Apply the following adjustments if the inputs and outputs are configured to operate at the following standards:
JTAG Parameters
tJCKH
25
ns
tJCKL
25
ns
tJCP
50
ns
tJSU
10
ns
tJH
10
ns
tJCO
20
ns
tJXZ
20
ns
tJZX
20
ns
Input/Output
Standard
Output Delay Adjustments
Input Delay Adjustments
tIOD
tEA
tER
tIOIN
tCKIN
tIOREGPIN
LVTTL – 2 mA
0.2
0
000
LVTTL – 4 mA
2.6
0
000
LVTTL – 6 mA
2.0
0
000
LVTTL – 8 mA
1.2
0
000
LVTTL – 12 mA
1.0
0
LVTTL – 16 mA
0.5
0
LVTTL – 24 mA
0.2
0
LVCMOS
0.2
0
000
LVCMOS3
0.3
0.05
0
0.1
0.2
LVCMOS2
0.5
0.1
0
0.2
0.4
LVCMOS18
2.1
0.7
0.1
0.5
0.4
0.3
3.3V PCI
000
0
Note:
8.
For “slow slew rate” output delay adjustments, refer to Warp software’s static timing analyzer results.
Switching Characteristics - Parameter Values Over the Operating Range (continued)
Parameter
83
66
Min.
Max.
Min.
Max.
Unit
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PDF描述 |
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| CY38015V256-83BBI | LOADABLE PLD, 15 ns, PBGA256 |
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参数描述 |
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| CY38050V208-83NTC | 制造商:Cypress Semiconductor 功能描述:CPLD QUANTUM38K 72K GATES 768 MCRCLLS COMM 0.18UM 2.5V/3.3V - Bulk |
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