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参数资料
| 型号： | DS26334GN |
| 英文描述： | 3.3V, 16-Channel, E1/T1/J1 Short and Long-Haul Line Interface Unit |
| 中文描述： | 3.3伏，16路，E1/T1/J1短，长途线路接口单元 |
| 文件页数： | 77/115页 |
| 文件大小： | 756K |
| 代理商： | DS26334GN |
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DS26334 3.3V, 16-Channel, E1/T1/J1 Short/Long-Haul Line Interface Unit
77 of 115
Register Name:
Register Description:
Register Address (LIUs 1-8):
Bit #
Name
LVDS8
Default
Register Address (LIUs 9-16):
Bit #
Name
LVDS16
Default
Bit 7 to 0: Line Violation Detect Status
n
(LVDS
n
).
A bipolar violation, a code violation, or excessive zeros will
cause the associated LVDS
n
bit to latch. This bit will be cleared on a read operation. The LVDS register captures
the first violation within a three clock period window. If a second violation occurs after the first violation within the
three clock period window, then the second violation will not be latched even if a read to the LVDS register was
performed. Excessive zeros need to be enabled by the
EZDE
register for detection by this register. Code violations
are only relative when in HDB3 mode and can be disabled for detection by this register by setting the
CVDEB
register. In dual-rail mode only bipolar violations are relevant for this register.
LVDS
Line Violation Detect Status
12h
7
6
5
4
3
2
1
0
LVDS7
LVDS6
LVDS5
LVDS4
LVDS3
LVDS2
LVDS1
0
0
0
0
0
0
0
0
32h
7
6
5
4
3
2
1
0
LVDS15
LVDS14
LVDS13
LVDS12
LVDS11
LVDS10
LVDS9
0
0
0
0
0
0
0
0
Register Name:
Register Description:
Register Address (LIUs 1-8):
Bit #
Name
RCLKI8
Default
Register Address (LIUs 9-16):
Bit #
Name
RCLKI16
Default
Bit 7 to 0: Receive Clock Invert
n
(RCLKI
n
).
When this bit is set the RCLK for channel
n
is inverted. This aligns
RPOS/RNEG on the falling edge of RCLK. When reset or default RPOS/RNEG is aligned on the rising edge of
RCLK.
RCLKI
Receive Clock Invert
13h
7
6
5
4
3
2
1
0
RCLKI7
RCLKI6
RCLKI5
RCLKI4
RCLKI3
RCLKI2
RCLKI1
0
0
0
0
0
0
0
0
33h
7
6
5
4
3
2
1
0
RCLKI15
0
RCLKI14
0
RCLKI13
0
RCLKI12
0
RCLKI11
0
RCLKI10
0
RCLKI9
0
0
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