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参数资料
| 型号： | DS26334GN |
| 英文描述： | 3.3V, 16-Channel, E1/T1/J1 Short and Long-Haul Line Interface Unit |
| 中文描述： | 3.3伏，16路，E1/T1/J1短，长途线路接口单元 |
| 文件页数： | 78/115页 |
| 文件大小： | 756K |
| 代理商： | DS26334GN |
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DS26334 3.3V, 16-Channel, E1/T1/J1 Short/Long-Haul Line Interface Unit
78 of 115
Register Name:
Register Description:
Register Address (LIUs 1-8):
Bit #
Name
TCLKI8
Default
Register Address (LIUs 9-16):
Bit #
Name
TCLKI16
Default
Bit 7 to 0: Transmit Clock Invert
n
(TCLKI
n
).
When this bit is set the expected TCLK for channel
n
is inverted.
TPOS/TNEG should be aligned on the falling edge of TCLK. When reset or default TPOS/TNEG should be aligned
on the rising edge of TCLK.
TCLKI
Transmit Clock Invert
14h
7
6
5
4
3
2
1
0
TCLKI7
TCLKI6
TCLKI5
TCLKI4
TCLKI3
TCLKI2
TCLKI1
0
0
0
0
0
0
0
0
34h
7
6
5
4
3
2
1
0
TCLKI15
0
TCLKI14
0
TCLKI13
0
TCLKI12
0
TCLKI11
0
TCLKI10
0
TCLKI9
0
0
Register Name:
Register Description:
Register Address:
Bit #
Name
Default
Bit 7 to 5: PLL Clock Select (PCLKS[2:0]).
These bits determine the RCLK that is to be used as the input to the
PLL. If a LOS is detect for the channel that RCLK is recovered from, the PLL will switch to MCLK until the LOS is
cleared. When the LOS is cleared RCLK will be used again. See
Table 6-21
for RCLK selection. MC.PCLKI[1:0]
must be set to ‘01’ or ‘10’ in order for these settings to take affect.
CCR
Clock Control Register
15h
7
6
5
4
3
2
1
0
PCLKS2
0
PCLKS1
0
PCLKS0
0
TECLKS
0
CLKA3
CLKA2
CLKA1
CLKA0
0
0
0
0
Table 6-21. PLL Clock Select
PCLKS2 TO
PCLKS0
PLL CLOCK
SELECTED
MC.
PCLKI[1:0]=01
RCLK1
RCLK2
RCLK3
RCLK4
RCLK5
RCLK6
RCLK7
RCLK8
PLL CLOCK
SELECTED
MC.
PCLKI[1:0]=10
RCLK9
RCLK10
RCLK11
RCLK12
RCLK13
RCLK14
RCLK15
RCLK16
000
001
010
011
100
101
110
111
Bit 4: T1/E1 Clock Select (TECLKS).
When this bit is set the T1/E1 clock output is 2.048MHz. When this bit is
reset the T1/E1 clock rate is 1.544MHz
Bit 3 to 0: Clock A Select (CLKA[3:0]).
These bits select the output frequency for CLKA pin. See
Table 6-22
for
available frequencies. For best jitter performance, select MCLK as the source for CLKA and input a 2.048MHz
MCLK.
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