参数资料
型号: DS26524GNA5+
厂商: Maxim Integrated Products
文件页数: 65/273页
文件大小: 0K
描述: IC TXRX T1/E1/J1 QUAD 256-CSBGA
产品培训模块: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装: 90
类型: 线路接口装置(LIU)
驱动器/接收器数: 4/4
规程: T1/E1/J1
电源电压: 3.135 V ~ 3.465 V
安装类型: 表面贴装
封装/外壳: 256-LBGA,CSBGA
供应商设备封装: 256-CSBGA(17x17)
包装: 托盘
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DS26524 Quad T1/E1/J1 Transceiver
157 of 273
Register Name:
RLS3 (T1 Mode)
Register Description:
Receive Latched Status Register 3
Register Address:
092h + (200h x n): where n = 0 to 3, for Ports 1 to 4
Bit #
7
6
5
4
3
2
1
0
Name
LORCC
LSPC
LDNC
LUPC
LORCD
LSPD
LDND
LUPD
Default
0
Note: All bits in this register are latched and can create interrupts. See RLS3 for E1 mode.
Bit 7: Loss of Receive Clock Condition Clear (LORCC). Falling edge detect of LORC. Set when an LORC
condition was detected and then removed.
Bit 6: Spare Code Detected Condition Clear (LSPC). Falling edge detect of LSP. Set when a spare-code match
condition was detected and then removed.
Bit 5: Loop-Down Code Detected Condition Clear (LDNC). Falling edge detect of LDN. Set when a loop-down
condition was detected and then removed
Bit 4: Loop-Up Code Detected Condition Clear (LUPC). Falling edge detect of LUP. Set when a loop-up
condition was detected and then removed.
Bit 3: Loss of Receive Clock Condition Detect (LORCD). Rising edge detect of LORC. Set when the RCLK pin
has not transitioned for one channel time.
Bit 2: Spare Code Detected Condition Detect (LSPD). Rising edge detect of LSP. Set when the spare code as
defined in the T1RSCD1:T1RSCD2 registers is being received.
Bit 1: Loop-Down Code Detected Condition Detect (LDND). Rising edge detect of LDN. Set when the loop-
down code as defined in the T1RDNCD1:T1RDNCD2 register is being received.
Bit 0: Loop-Up Code Detected Condition Detect (LUPD). Rising edge detect of LUP. Set when the loop-up code
as defined in the T1RUPCD1:T1RUPCD2 register is being received.
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