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参数资料
| 型号： | DS3112N |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 119/133页 |
| 文件大小： | 0K |
| 描述： | IC MUX TEMPE T3/E3 IND 256-BGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 40 |
| 控制器类型： | 调帧器，多路复用器 |
| 接口： | 并行/串行 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 电流 - 电源： | 150mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-PBGA（27x27） |
| 包装： | 管件 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页当前第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页
DS3112
86 of 133
Register Description:
Figure 8-1. BERT Status Bit Flow
Alarm Latch
Change in State Detect
RLOS
(BERTEC0
Bit 4)
Internal RLOS
Signal from
BERT
Event Latch
Internal Bit
Error Detected
Signal from
BERT
Event Latch
Internal Counter
Overflow
Signal from
BERT
OR
BED
(BERTEC0
Bit 3)
BECO or BBCO
(BERTEC0
Bits 1 & 2)
Mask
BERT
(IMSR Bit 2)
INT*
Hardware
Signal
BERT
Status Bit
(MSR Bit 2)
Mask
IESYNC (BERTC0 Bit 15)
Mask
IEBED (BERTC0 Bit 14)
IEOF (BERTC0 Bit 13)
Event Latch
NOTE: ALL EVENT AND ALARM LATCHES ABOVE ARE CLEARED WHEN THE BERTEC0 REGISTER IS READ.
Register Name:
BERTEC1
BERT 24-Bit Error Counter (upper)
Register Address:
7Eh
Bit #
7
6
5
4
3
2
1
0
Name
BEC15
BEC14
BEC13
BEC12
BEC11
BEC10
BEC9
BEC8
Default
0
Bit #
15
14
13
12
11
10
9
8
Name
BEC23
BEC22
BEC21
BEC20
BEC19
BEC18
BEC17
BEC16
Default
0
Note: Bits that are underlined are read-only; all other bits are read-write.
Bits 0 to 15: BERT 24-Bit Error Counter (BEC8 to BEC23). Upper two bytes of the 24-bit counter. This 24-bit
counter will increment for each data bit received in error. This counter is not disabled when the receive BERT loses
synchronization. This counter can be cleared by toggling the LC control bit in BERTBC0. This counter saturates
and will not rollover. Upon saturation, the BECO status bit in the BERTEC0 register will be set. This error counter
starts counting when the BERT goes into receive synchronization (RLOS = 0 or SYNC = 1) and it will not stop
counting when the BERT loses synchronization. It is recommended that the host toggle the LC bit in BERTC0
register once the BERT has synchronized and then toggle the LC bit again when the error checking period is
complete. If the device loses synchronization during this period, then the counting results are suspect.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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