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参数资料
| 型号： | DS3164N |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 308/384页 |
| 文件大小： | 0K |
| 描述： | IC QUAD ATM/PACKET PHY 400-PBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 1 |
| 类型： | PHY 收发器 |
| 应用： | 测试设备 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-BBGA |
| 供应商设备封装： | 400-PBGA（27x27） |
| 包装： | 托盘 |
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DS3161/DS3162/DS3163/DS3164
18.1 Fractional Port Characteristics
All AC timing characteristics are specified with a 25pF capacitive load on all output pins, VIH = 2.4V and VIL = 0.8V.
The voltage threshold for all timing measurements is VDD/2. The generic timing definitions shown in Figure 18-1,
Figure 18-2, Figure 18-3, Figure 18-4, Figure 18-5, and Figure 18-6 apply to this interface.
Table 18-1. Fractional Port Timing
(VDD = 3.3V ±5%, Tj = -40°C to +85°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
CLK Period
t1
(Note 1)
19.23
ns
CLK Clock Duty Cycle (t2/t1)
t2/t1
(Note 2)
40
50
60
%
CLK Rise or Fall times (20% to 80%)
t3
(Note 2)
4
ns
(Note 3)
3
ns
DIN to CLK Setup Time
t5
(Note 4)
7
ns
(Note 3)
1
ns
CLK to DIN Hold Time
t6
(Note 4)
1
ns
(Note 5)
2
11
ns
CLK to DOUT Delay
t7
(Note 6)
2
9
ns
Note 1:
Any mode, 52MHz TCLKIn, RLCLKn input clocks.
Note 2:
Any mode, TCLKIn, RLCLKn input clocks.
Note 3:
TCLKIn, RLCLKn clock inputs to TOHMIn/TSOFIn, TFOHn/TSERn, TFOHENIn, RFOHENIn inputs.
Note 4:
TCLKOn, RCLKOn clock outputs to TOHMIn/TSOFIn, TFOHn/TSERn, TFOHENOn, RFOHENOn inputs.
Note 5:
TCLKIn, RLCLKn clock input to TSOFOn/TDENn, RSERn, RSOFOn/RDENn, TPDENOn, TPDATn, and RPDATn outputs.
Note 6:
TCLKOn, RCLKOn clock output to TSOFOn/TDENn, RSERn, RSOFOn/RDENn, TPDENOn, TPDATn and RPDATn outputs.
18.2 Line interface AC Characteristics
All AC timing characteristics are specified with a 25pF capacitive load on all output pins, VIH = 2.4V and VIL = 0.8V.
The voltage threshold for all timing measurements is VDD/2. The generic timing definitions shown in Figure 18-1,
Figure 18-2, Figure 18-3, Figure 18-4, Figure 18-5, and Figure 18-6 apply to this interface.
Table 18-2. Line interface Timing
(VDD = 3.3V ±5%, Tj = -40°C to +85°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
CLK Period
t1
(Note 1)
19.23
ns
CLK Clock Duty Cycle (t2/t1)
t2/t1
(Note 2)
40
50
60
%
CLK Rise or Fall times (20% to 80 %)
t3
(Note 2)
4
ns
DIN to CLK Setup Time
t5
(Note 3)
4
ns
CLK to DIN Hold Time
t6
(Note 3)
0
ns
(Note 4)
2
10
ns
CLK to DOUT Delay
t7
(Note 5)
2
8
ns
Note 1:
Any mode, 52MHz TCLKIn, RLCLKn input clocks.
Note 2:
Any mode, TCLKIn, RLCLKn input clocks.
Note 3:
RLCLKn clock inputs to RPOSn/RDATn, RNEGn/RLCVn/ROHMIn inputs.
Note 4:
TCLKIn, RLCLKn clock input to TPOSn/TDATn, TNEGn/TOHMOn outputs.
Note 5:
TLCLKn, TCLKOn, RCLKOn clock output to TPOSn/TDATn, TNEGn/TOHMOn outputs.
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相关代理商/技术参数 |
参数描述 |
|---|---|
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