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参数资料
| 型号： | DSP56855BUE |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 30/52页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 120MHZ 100-LQFP |
| 标准包装： | 90 |
| 系列： | 568xx |
| 核心处理器： | 56800E |
| 芯体尺寸： | 16-位 |
| 速度： | 120MHz |
| 连通性： | EBI/EMI，SCI，SSI |
| 外围设备： | DMA，POR，WDT |
| 输入/输出数： | 18 |
| 程序存储器容量： | 48KB（24K x 16） |
| 程序存储器类型： | SRAM |
| RAM 容量： | 24K x 16 |
| 电压 - 电源 (Vcc/Vdd)： | 1.62 V ~ 1.98 V |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 包装： | 托盘 |
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56855 Technical Data, Rev. 6
36
Freescale Semiconductor
4.10 Enhanced Synchronous Serial Interface (ESSI) Timing
Table 4-10 ESSI Master Mode1 Switching Characteristics
Operating Conditions: VSS = VSSIO = VSSA = 0 V, VDD = 1.62-1.98V, VDDIO = VDDA = 3.0–3.6V, TA = –40° to +120°C, CL ≤ 50pF, fop = 120MHz
1. Master mode is internally generated clocks and frame syncs
Parameter
Symbol
Min
Typ
Max
Units
SCK frequency
fs
—
152
2. Max clock frequency is IP_clk/4 = 60MHz / 4 = 15MHz for an 120MHz part.
MHz
SCK period3
tSCKW
66.7
—
ns
SCK high time
tSCKH
33.44
——
ns
SCK low time
tSCKL
33.44
——
ns
Output clock rise/fall time
—
4
—
ns
Delay from SCK high to SC2 (bl) high - Master5
tTFSBHM
-1.0
—
1.0
ns
Delay from SCK high to SC2 (wl) high - Master5
tTFSWHM
-1.0
—
1.0
ns
Delay from SC0 high to SC1 (bl) high - Master5
tRFSBHM
-1.0
—
1.0
ns
Delay from SC0 high to SC1 (wl) high - Master5
tRFSWHM
-1.0
—
1.0
ns
Delay from SCK high to SC2 (bl) low - Master5
tTFSBLM
-1.0
—
1.0
ns
Delay from SCK high to SC2 (wl) low - Master5
tTFSWLM
-1.0
—
1.0
ns
Delay from SC0 high to SC1 (bl) low - Master5
tRFSBLM
-1.0
—
1.0
ns
Delay from SC0 high to SC1 (wl) low - Master5
tRFSWLM
-1.0
—
1.0
ns
SCK high to STD enable from high impedance - Master
tTXEM
-0.1
—
2
ns
SCK high to STD valid - Master
tTXVM
-0.1
—
2
ns
SCK high to STD not valid - Master
tTXNVM
-0.1
—
ns
SCK high to STD high impedance - Master
tTXHIM
-4
—
0
ns
SRD Setup time before SC0 low - Master
tSM
4—
—
ns
SRD Hold time after SC0 low - Master
tHM
4—
—
ns
Synchronous Operation (in addition to standard internal clock parameters)
SRD Setup time before SCK low - Master
tTSM
4—
—
ns
SRD Hold time after SCK low - Master
tTHM
4—
—
ns
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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