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参数资料
| 型号： | DSP56F803BU80E |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 30/52页 |
| 文件大小： | 0K |
| 描述： | IC DSP 80MHZ 64KB FLASH 100LQFP |
| 特色产品： | DSP56F803 Digital Signal Controller |
| 标准包装： | 90 |
| 系列： | 56F8xx |
| 核心处理器： | 56800 |
| 芯体尺寸： | 16-位 |
| 速度： | 80MHz |
| 连通性： | CAN，EBI/EMI，SCI，SPI |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 16 |
| 程序存储器容量： | 71KB（35.5K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 2.5K x 16 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 8x12b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 包装： | 托盘 |
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56F803 Technical Data, Rev. 16
36
Freescale Semiconductor
Figure 3-17 Recovery from Stop State Using IRQA Interrupt Service
3.8 Serial Peripheral Interface (SPI) Timing
Table 3-12 SPI Timing1
Operating Conditions: V
SS = VSSA = 0 V, VDD = VDDA = 3.0–3.6V, TA = –40° to +85°C, CL ≤ 50pF, fOP = 80MHz
Characteristic
Symbol
Min
Max
Unit
See Figure
Cycle time
Master
Slave
tC
50
25
—
ns
Figures 3-18, ,
Enable lead time
Master
Slave
tELD
—
25
—
ns
Figure 3-21
Enable lag time
Master
Slave
tELG
—
100
—
ns
Figure 3-21
Clock (SCLK) high time
Master
Slave
tCH
17.6
12.5
—
ns
Figures 3-18, ,
Clock (SCLK) low time
Master
Slave
tCL
24.1
25
—
ns
Figures 3-18, ,
Data set-up time required for inputs
Master
Slave
tDS
20
0
—
ns
Figures 3-18, ,
Data hold time required for inputs
Master
Slave
tDH
0
2
—
ns
Figures 3-18, ,
Access time (time to data active from high-impedance
state)
Slave
tA
4.8
15
ns
Figure 3-21
Disable time (hold time to high-impedance state)
Slave
tD
3.7
15.2
ns
Figure 3-21
Instruction Fetch
IRQA
A0–A15
PS, DS,
RD, WR
First IRQA Interrupt
tIRQ
tII
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PDF描述 |
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参数描述 |
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