参数资料
| 型号： | EP20K30EQC208-1 |
| 厂商： | Altera |
| 文件页数： | 89/117页 |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 300K 208-PQFP |
| 标准包装： | 24 |
| 系列： | APEX-20K® |
| LAB/CLB数： | 120 |
| 逻辑元件/单元数： | 1200 |
| RAM 位总计： | 24576 |
| 输入/输出数： | 125 |
| 门数： | 113000 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页当前第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页
Altera Corporation
73
APEX 20K Programmable Logic Device Family Data Sheet
tESBDATACO2
ESB clock-to-output delay without output registers
tESBDD
ESB data-in to data-out delay for RAM mode
tPD
ESB macrocell input to non-registered output
tPTERMSU
ESB macrocell register setup time before clock
tPTERMCO
ESB macrocell register clock-to-output delay
tF1-4
Fanout delay using local interconnect
tF5-20
Fanout delay using MegaLab Interconnect
tF20+
Fanout delay using FastTrack Interconnect
tCH
Minimum clock high time from clock pin
tCL
Minimum clock low time from clock pin
tCLRP
LE clear pulse width
tPREP
LE preset pulse width
tESBCH
Clock high time
tESBCL
Clock low time
tESBWP
Write pulse width
tESBRP
Read pulse width
Table 31. APEX 20K fMAX Timing Parameters
(Part 2 of 2)
Symbol
Parameter
Table 32. APEX 20K External Timing Parameters
Symbol
Clock Parameter
tINSU
Setup time with global clock at IOE register
tINH
Hold time with global clock at IOE register
tOUTCO
Clock-to-output delay with global clock at IOE register
Table 33. APEX 20K External Bidirectional Timing Parameters
Symbol
Parameter
Conditions
tINSUBIDIR
Setup time for bidirectional pins with global clock at same-row or same-
column LE register
tINHBIDIR
Hold time for bidirectional pins with global clock at same-row or same-
column LE register
tOUTCOBIDIR
Clock-to-output delay for bidirectional pins with global clock at IOE
register
C1 = 10 pF
tXZBIDIR
Synchronous IOE output buffer disable delay
C1 = 10 pF
tZXBIDIR
Synchronous IOE output buffer enable delay, slow slew rate = off
C1 = 10 pF
相关PDF资料 |
PDF描述 |
|---|---|
| EP2AGX260FF35I3 | IC ARRIA II GX 260K 1152FBGA |
| EP2S130F1508I5 | IC STRATIX II FPGA 130K 1508FBGA |
| EP2SGX90FF1508C5ES | IC STRATIX II GX 90K 1508-FBGA |
| EP3SL340F1760C3N | IC STRATIX III L 340K 1760-FBGA |
| EP4CGX150DF31I7 | IC CYCLONE IV FPGA 150K 896FBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EP20K30EQC208-1ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
| EP20K30EQC208-2 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| EP20K30EQC208-2ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
| EP20K30EQC208-3 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| EP20K30EQC208-3ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
发布紧急采购，3分钟左右您将得到回复。