参数资料
| 型号： | EP2AGX65DF29C6N |
| 厂商： | Altera |
| 文件页数： | 76/90页 |
| 文件大小： | 0K |
| 描述： | IC ARRIA II GX FPGA 65K 780FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 4 |
| 系列： | Arria II GX |
| LAB/CLB数： | 2530 |
| 逻辑元件/单元数： | 60214 |
| RAM 位总计： | 5371904 |
| 输入/输出数： | 364 |
| 电源电压： | 0.87 V ~ 0.93 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 780-BBGA |
| 供应商设备封装： | 780-FBGA（29x29） |
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1–70
Chapter 1: Device Datasheet for Arria II Devices
Switching Characteristics
December 2013
Altera Corporation
Table 1–60 lists the DQS phase shift error for Arria II GX devices.
Table 1–61 lists the DQS phase shift error for Arria II GZ devices.
Table 1–62 lists the memory output clock jitter specifications for Arria II GX devices.
Table 1–60. DQS Phase Shift Error Specification for DLL-Delayed Clock (tDQS_PSERR) for Arria II GX
Devices (Note 1)
Number of DQS Delay Buffer
C4
I3, C5, I5
C6
Unit
1
263036
ps
2
526072
ps
3
78
90
108
ps
4
104
120
144
ps
Note to Table 1–60:
(1) This error specification is the absolute maximum and minimum error. For example, skew on three DQS delay
buffers in a C4 speed grade is ± 78 ps or ± 39 ps.
Table 1–61. DQS Phase Shift Error Specification for DLL-Delayed Clock (tDQS_PSERR) for Arria II GZ
Devices (Note 1)
Number of DQS Delay Buffer
–3
–4
Unit
128
30
ps
256
60
ps
384
90
ps
4
112
120
ps
Note to Table 1–61:
(1) This error specification is the absolute maximum and minimum error. For example, skew on three DQS delay
buffers in a 3 speed grade is ± 84 ps or ± 42 ps.
Parameter
Clock
Network
Symbol
–4
–5
–6
Unit
Min
Max
Min
Max
Min
Max
Clock period jitter
Global
t
JIT(per)
-100
100
-125
125
-125
125
ps
Cycle-to-cycle period
jitter
Global
t
JIT(cc)
-200
200
-250
250
-250
250
ps
Duty cycle jitter
Global
t
JIT(duty)
-100
100
-125
125
-125
125
ps
Notes to Table 1–62:
(1) The memory output clock jitter measurements are for 200 consecutive clock cycles, as specified in the JEDEC DDR2/DDR3 SDRAM standard.
(2) The clock jitter specification applies to memory output clock pins generated using DDIO circuits clocked by a PLL output routed on a global
clock network.
(3) The memory output clock jitter stated in Table 1–62 is applicable when an input jitter of 30 ps is applied.
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| EP2AGX65DF29I5N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Arria II GX 2530 LABs 364 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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