参数资料
| 型号： | EPCS16SI16N |
| 厂商： | Altera |
| 文件页数： | 24/40页 |
| 文件大小： | 0K |
| 描述： | IC CONFIG DEVICE 16MBIT 16-SOIC |
| 产品变化通告： | Product Discontinuation 01/31/2008 |
| 标准包装： | 49 |
| 系列： | EPCS |
| 可编程类型： | 系统内可编程 |
| 存储容量： | 16Mb |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 16-SOIC（0.295"，7.50mm 宽） |
| 供应商设备封装： | 16-SOIC |
| 包装： | 管件 |
| 其它名称： | 544-1240-5 EPCS16SI16 |
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Page 30
Timing Information
Serial Configuration (EPCS) Devices Datasheet
January 2014
Altera Corporation
Figure 19 shows the timing waveform for the read operation of the EPCS device.
Table 17 lists the EPCS device timing parameters for the read operation.
1 Existing batches of EPCS1 and EPCS4 devices manufactured on 0.15 m process
geometry support the AS configuration up to 40 MHz. However, batches of EPCS1
and EPCS4 devices manufactured on 0.18 m process geometry support the AS
configuration only up to 20 MHz. EPCS16, EPCS64, and EPCS128 devices are not
affected.
f For more information about product traceability and transition date to differentiate
between 0.15 m process geometry and 0.18 m process geometry of the EPCS1 and
EPCS4 devices, refer to the PCN 0514: Manufacturing Changes on EPCS Family.
Figure 19. Read Operation Timing Diagram
nCS
DCLK
DATA
ASDI
tnCLK2D
tCL
tCH
tODIS
Bit N
Bit 0
Bit N
1
Add_Bit 0
Table 17. Read Operation Parameters
Symbol
Parameter
Min
Max
Unit
fRCLK
Read clock frequency (from the FPGA or
embedded processor) for the read bytes
operation
—20
MHz
Fast read clock frequency (from the FPGA or
embedded processor) for the fast read bytes
operation
—40
MHz
tCH
DCLK
high time
11
—
ns
tCL
DCLK
low time
11
—
ns
tODIS
Output disable time after read
—
8
ns
tnCLK2D
Clock falling edge to DATA
—8
ns
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