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参数资料
| 型号： | EPM2210GF324A5N |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | FLASH PLD, PBGA324 |
| 封装： | 19 X 19 MM, 1 MM PITCH, LEAD FREE, FBGA-324 |
| 文件页数： | 60/108页 |
| 文件大小： | 1342K |
| 代理商： | EPM2210GF324A5N |
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Altera Corporation
Core Version a.b.c variable
3–5
December 2007
MAX II Device Handbook, Volume 1
JTAG and In-System Programmability
Figure 3–1. MAX II Parallel Flash Loader
Notes to Figure 3–1:
(1)
This block is implemented in LEs.
(2)
This function is supported in the Quartus II software.
In System
Programmability
MAX II devices can be programmed in-system via the industry standard
4-pin IEEE Std. 1149.1 (JTAG) interface. In-system programmability (ISP)
offers quick, efficient iterations during design development and
debugging cycles. The logic, circuitry, and interconnects in the MAX II
architecture are configured with flash-based SRAM configuration
elements. These SRAM elements require configuration data to be loaded
each time the device is powered. The process of loading the SRAM data
is called configuration. The on-chip configuration flash memory (CFM)
block stores the SRAM element’s configuration data. The CFM block
stores the design’s configuration pattern in a reprogrammable flash array.
During ISP, the MAX II JTAG and ISP circuitry programs the design
pattern into the CFM block’s non-volatile flash array.
The MAX II JTAG and ISP controller internally generate the high
programming voltages required to program the CFM cells, allowing
in-system programming with any of the recommended operating
external voltage supplies (that is, 3.3 V/2.5 V or 1.8 V for the MAX IIG
and MAX IIZ devices). ISP can be performed anytime after VCCINT and all
VCCIO banks have been fully powered and the device has completed the
configuration power-up time. By default, during in-system
Parallel
Flash Loader
Configuration
Logic
Flash
Memory Device
MAX II Device
DQ[7..0]
RY/BY
A[20..0]
OE
WE
CE
DQ[7..0]
RY/BY
A[20..0]
OE
WE
CE
TDI
TMS
TCK
TDI_U
TDO_U
TMS_U
TCK_U
SHIFT_U
CLKDR_U
UPDATE_U
RUNIDLE_U
USER1_U
TDO
Altera FPGA
CONF_DONE
nSTATUS
nCE
DCLK
DATA0
nCONFIG
(1), (2)
相关PDF资料 |
PDF描述 |
|---|---|
| EPM7064BFC100-3 | EE PLD, 3.5 ns, PBGA100 |
| EPM7064BFC100-5 | EE PLD, 3.5 ns, PBGA100 |
| EPM7064BFC100-7 | EE PLD, 3.5 ns, PBGA100 |
| EPM7064BTC100-3 | EE PLD, 3.5 ns, PQFP100 |
| EPM7064BTC100-5 | EE PLD, 3.5 ns, PQFP100 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EPM2210GF324C3 | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| EPM2210GF324C3N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| EPM2210GF324C4 | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| EPM2210GF324C4N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| EPM2210GF324C5 | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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