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参数资料
| 型号： | EVAL-AD5064-1EBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 7/28页 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR AD5064-1 |
| 产品培训模块： | DAC Architectures |
| 标准包装： | 1 |
| 系列： | nanoDAC™ |
| DAC 的数量： | 4 |
| 位数： | 16 |
| 采样率（每秒）： | 125k |
| 数据接口： | 串行 |
| 设置时间： | 8µs |
| DAC 型： | 电压 |
| 工作温度： | -40°C ~ 125°C |
| 已供物品： | 板 |
| 已用 IC / 零件： | AD5064 |
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Data Sheet
AD5024/AD5044/AD5064
Rev. F | Page 15 of 28
10
0
–10
–20
–60
10
100
1000
10000
06
80
3-
04
9
AT
T
E
NUAT
IO
N
(
d
B)
FREQUENCY (kHz)
–30
–40
–50
CH A
CH B
CH C
CH D
3dB POINT
Figure 38. Multiplying Bandwidth
5.0
4.0
3.0
2.0
0
06
80
3-
05
0
O
UT
P
UT
V
O
L
T
AG
E
(
V
)
TIME (s)
1.0
4.5
3.5
2.5
1.5
0.5
VDD = 5V, VREF = 4.096V
TA = 25°C
1/4 SCALE TO 3/4 SCALE
3/4 SCALE TO 1/4 SCALE
OUTPUT LOADED WITH 5k
AND 200pF TO GND
0
2
4
6
8
10
12
14
Figure 39. Typical Output Slew Rate
0.0010
0.0008
0.0006
0.0004
0.0002
0
–0.0002
–0.0004
–0.0006
–0.0008
–25 –20 –15 –10
–5
0
5
10
15
20
25
30
06
80
3-
05
1
V
O
LTA
GE
(
V
)
CURRENT (mA)
CODE = MIDSCALE
VDD = 5V, VREF = 4.096V
Figure 40. Typical Output Load Regulation
0.10
–0.10
–0.08
–0.06
–0.04
–0.02
0
0.02
0.04
0.06
0.08
–25 –20 –15 –10
–5
0
5
10
15
20
25
30
06
80
3-
05
2
V
OU
T
(V
)
IOUT (mA)
CODE = MIDSCALE
VDD = 5V, VREF = 4.096V
Figure 41. Typical Current Limiting Plot
06
80
3-
0
53
CH1 50mV CH2 5V
M4s
A CH2
1.2V
T 8.6%
DAC A 295mV p-p
TA = 25°C
VDD = 5V, VREF = 4.096V
Figure 42. Glitch Upon Entering Power-Down (1 kΩ to GND) from Zero Scale,
No Load
06
80
3-
0
54
CH1 50mV CH2 5V
M4s
A CH2
1.2V
T 8.6%
DAC A 200mV p-p
TA = 25°C
VDD = 5V, VREF = 4.096V
SCLK
Figure 43. Glitch Upon Entering Power-Down (1 kΩ to GND) from Zero Scale,
5 kΩ/200 pF Load
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PDF描述 |
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参数描述 |
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| EVAL-AD5065EBZ | 制造商:AD 制造商全称:Analog Devices 功能描述:Fully Accurate 12-/14-/16-Bit VOUT DAC SPI Interface 2.7 V to 5.5 V in a TSSOP |
| EVAL-AD5066EBZ | 制造商:AD 制造商全称:Analog Devices 功能描述:Fully Accurate 16-Bit UnBuffered VOUT DAC SPI Interface 2.7 V to 5.5 V in a TSSOP |
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