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参数资料
| 型号： | EVAL-ADAU1442EBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 30/93页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR ADAU1442 |
| 标准包装： | 1 |
| 系列： | SigmaDSP® |
| 主要目的： | 音频，音频处理 |
| 嵌入式： | 是，DSP |
| 已用 IC / 零件： | ADAU1442 |
| 主要属性： | 单芯片多通道 28/56 位音频 DSP |
| 次要属性： | I²C & SPI 接口 |
| 已供物品： | 电路板，线缆，说明文档，GPIO 子板，电源 |
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Data Sheet
ADAU1442/ADAU1445/ADAU1446
Rev. D | Page 35 of 92
Serial Clock Modes and Settings
Dejitter Window Register (Address 0xE221)
Table 21. Bit Descriptions of Register 0xE221
Bit
Position
Description
Default
[15:6]
Reserved
[5:0]
Dejitter window
001000
000000 = dejitter circuit bypass
000001 = minimum window
…
111111 = maximum window
Register 0xE221 is a single 6-bit register that sets the size of the
dejitter window. The dejitter circuit prevents samples from being
repeated or omitted altogether due to jitter in the frame clock
pulses coming from the serial ports in slave mode.
The dejitter window is set by default to 8 MCLK samples, which
should be suitable for most applications. However, Register 0xE221
allows this value to be tweaked in case of problems, or it allows
the dejitter circuit to be bypassed altogether by setting Bits[5:0]
to 000000.
Clock Pad Multiplexer Register (Address 0xE240)
Table 22. Bit Descriptions of Register 0xE240
Bit Position
Clock Domain1
Default
[15:6]
Reserved
5
Clock Domain 8
0
4
Clock Domain 7
0
3
Clock Domain 6
0
2
Clock Domain 5
0
1
Clock Domain 4
0
Clock Domain 3
0
1
0 = input clock domain, 1 = output clock domain.
There are six clock domains (Clock Domains[8:3]) that can be
either input or output clock domains. This is determined by a
single bit for each clock domain (see Table 22), where a setting
of 0 corresponds with an input clock domain and a setting of 1
corresponds with an output clock domain.
In Figure 28, the clock pad multiplexer is represented by six 4:2
multiplexers.
ASSIGNABLE
INPUT/OUTPUT
CLOCK DOMAINS
(×6)
3 TO 8
BCL
K3/
L
RCL
K3
BCL
K4/
L
RCL
K4
BCL
K5/
L
RCL
K5
BCL
K6/
L
RCL
K6
BCL
K7/
L
RCL
K7
BCL
K8/
L
RCL
K8
2
4:2
CLOCK PAD
MULTIPLEXERS
TO SERIAL INPUT PORTS
TO SERIAL OUTPUT PORTS
2
07696-
027
Figure 28. Clock Pad Multiplexer
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