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参数资料
| 型号： | HY5DU561622DT-6 |
| 厂商： | HYNIX SEMICONDUCTOR INC |
| 元件分类： | DRAM |
| 英文描述： | 16M X 16 DDR DRAM, 0.7 ns, PDSO66 |
| 封装： | 0.400 X 0.875 INCH, 0.65 MM PITCH, TSOP2-66 |
| 文件页数： | 17/28页 |
| 文件大小： | 814K |
| 代理商： | HY5DU561622DT-6 |
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Rev. 0.6 / Mar. 2005
24
HY5DU561622DT
AC CHARACTERISTICS - I (AC operating conditions unless otherwise noted)
Parameter
Symbol
5
6
Unit
Note
Min
Max
Min
Max
Row Cycle Time
(Manual Precharge)
tRC
12
-
11
-
CK
Row Cycle Time
(Auto Precharge)
tRC_APCG
14
-
11
-
CK
Auto Refresh Row Cycle Time
tRFC
14
-
12
-
CK
Row Active Time
tRAS
40
70K
40
70K
ns
Row Address to Column Address Delay
tRCDRD
4-4
-
CK
tRCDWT
2-2
-
CK
Row Active to Row Active Delay
tRRD
2-2
-
CK
Column Address to Column Address Delay
tCCD
1-1
-
CK
Row Precharge Time
tRP
4-4
-
CK
Last Data-In to Precharge Delay
(Write Recovery Time : tWR)
tDPL
3-3
-
CK
Last Data-In to Read Command
tDRL
2-2
-
CK
Auto Precharge Write Recovery +
Precharge
Time
tDAL
7-6
-
CK
System Clock Cycle Time
CL = 3.0
tCK
5.0
7.0
6.0
7.0
ns
Clock High Level Width
tCH
0.45
0.55
0.45
0.55
CK
Clock Low Level Width
tCL
0.45
0.55
0.45
0.55
CK
Data-Out edge to Clock edge Skew
tAC
-0.7
0.7
-0.7
0.7
ns
DQS-Out edge to Clock edge Skew
tDQSCK
-0.7
0.7
-0.7
0.7
ns
DQS-Out edge to Data-Out edge Skew
tDQSQ
-
0.45
-
0.45
ns
Data-Out hold time from DQS
tQH
tHPmin
-tQHS
-
tHPmin
-tQHS
-ns
1, 6
Clock Half Period
tHP
tCH/L
min
-
tCH/L
min
-ns
1, 5
Data Hold Skew Factor
tQHS
-0.5
ns
6
Input Setup Time
tIS
0.75
-
0.75
-
ns
2
Input Hold Time
tIH
0.75
-
0.75
-
ns
2
Write DQS High Level Width
tDQSH
0.4
0.6
0.4
0.6
CK
Write DQS Low Level Width
tDQSL
0.4
0.6
0.4
0.6
CK
Clock to First Rising edge of DQS-In
tDQSS
0.75
1.25
0.75
1.25
CK
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PDF描述 |
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