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参数资料
| 型号： | HY5PS1G421LM-E3 |
| 厂商： | HYNIX SEMICONDUCTOR INC |
| 元件分类： | DRAM |
| 英文描述： | 1Gb DDR2 SDRAM(DDP) |
| 中文描述： | 256M X 4 DDR DRAM, 0.6 ns, PBGA63 |
| 封装： | FBGA-63 |
| 文件页数： | 72/79页 |
| 文件大小： | 1109K |
| 代理商： | HY5PS1G421LM-E3 |
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Rev. 0.2 / Oct. 2005
72
1
HY5PS12421(L)M
HY5PS12821(L)M
7.1 Timing Parameters by Speed Grade
Parameter
Symbol
DDR2-400 3-3-3
DDR2-533 4-4-4
Unit
Note
min
max
min
max
DQ output access time from
CK/CK
tAC
-600
+600
-500
+500
ps
DQS output access time from
CK/CK
tDQSCK
-500
+500
-450
+450
ps
CK high-level width
tCH
0.45
0.55
0.45
0.55
tCK
CK low-level width
tCL
0.45
0.55
0.45
0.55
tCK
CK half period
tHP
min(tCL,
tCH)
-
min(tCL,
tCH)
-
ps
11,12
Clock cycle time, CL=x
tCK
5000
8000
3750
8000
ps
15
DQ and DM input hold time
tDH
400
-
350
-
ps
6,7,8
DQ and DM input setup time
tDS
400
-
350
-
ps
6,7,8
Control & Address input pulse
width for each input
tIPW
0.6
-
0.6
-
tCK
DQ and DM input pulse width for
each input
tDIPW
0.35
-
0.35
-
tCK
Data-out high-impedance time
from CK/CK
tHZ
-
tAC max
-
tAC max
ps
DQS low-impedance time from
CK/CK
tLZ
(DQS)
tAC min
tAC max
tAC min
tAC max
ps
DQ low-impedance time from
CK/CK
tLZ
(DQ)
2*tAC min
tAC max
2*tAC min
tAC max
ps
DQS-DQ skew for DQS and
associated DQ signals
tDQSQ
-
350
-
300
ps
13
DQ hold skew factor
tQHS
-
450
-
400
ps
12
DQ/DQS output hold time from
DQS
tQH
tHP - tQHS
-
tHP - tQHS
-
ps
Write command to first DQS
latching transition
tDQSS
WL - 0.25
WL + 0.25
WL - 0.25
WL + 0.25
tCK
DQS input high pulse width
tDQSH
0.35
-
0.35
-
tCK
DQS input low pulse width
tDQSL
0.35
-
0.35
-
tCK
DQS falling edge to CK setup time
tDSS
0.2
-
0.2
-
tCK
DQS falling edge hold time from
CK
tDSH
0.2
-
0.2
-
tCK
Mode register set command cycle
time
tMRD
2
-
2
-
tCK
7. AC Timing Specifications
相关PDF资料 |
PDF描述 |
|---|---|
| HY5PS1G421M | 1Gb DDR2 SDRAM(DDP) |
| HY5PS1G421M-C4 | 1Gb DDR2 SDRAM(DDP) |
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相关代理商/技术参数 |
参数描述 |
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| HY5PS1G431AFP-E3 | 制造商:HYNIX 制造商全称:Hynix Semiconductor 功能描述:1Gb DDR2 SDRAM |
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