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参数资料
| 型号： | ICS307GI-03LF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/14页 |
| 文件大小： | 0K |
| 描述： | IC CLK SOURCE SRL PROGR 16-TSSOP |
| 产品培训模块： | Clock Distibution and Generation 1.0 |
| 标准包装： | 96 |
| 系列： | VersaClock™ II |
| 类型： | 时钟发生器 |
| PLL： | 是 |
| 输入： | 时钟，晶体 |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:3 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 270MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 16-TSSOP |
| 包装： | 管件 |
| 产品目录页面： | 1251 (CN2011-ZH PDF) |
| 其它名称： | 307GI-03LF 800-1029 800-1029-5 800-1029-ND |
DATASHEET
SERIALLY PROGRAMMABLE CLOCK SOURCE
ICS307-03
IDT SERIALLY PROGRAMMABLE CLOCK SOURCE
1
ICS307-03
REV L 032911
Description
The ICS307-03 is a dynamic, serially programmable clock
source which is flexible and takes up minimal board space.
Output frequencies are programmed via a 3-wire SPI port.
An advanced PLL coupled to an array of configurable
output dividers and three outputs allows low-jitter
generation of frequencies from 200 Hz to 270 MHz.
The device can be reprogrammed during operation, making
it ideal for applications where many different frequencies
are required, or where the output frequency must be
determined at run time. Glitch-free frequency transitions,
where the clock period changes slightly over many cycles,
are possible.
Features
Crystal or clock reference input
3.3 V CMOS outputs
Three outputs can be individually configured or shut off
Small 16-pin TSSOP package – Pb-free, RoHS
compliant
Reprogrammable during operation
3-wire SPI serial interface
Glitch-free output frequency switching
User selectable charge pump current and damping
resistor
Power-down control via hardware pin or software control
bit
Programming word can be generated by IDT VersaClock
II Software
Directly programmable via VersaClock II Software and a
Windows PC parallel port
Industrial temperature range available
Block Diagram
REF Divide
1-2055
VCO DIVIDE
12-2055
Resistor
(Table 4)
Charge Pump
(Table 3)
(Table 2)
(Table 5)
CLK1
[Bit 110]
[Bit 123]
[Bit 124]
[Bit 129]
[Bit 111]
CLK2
CLK3
(Table 7)
Divider
2 - 8232
(Table 1)
X1
X2
[Bit 122]
Divider
2 - 34
Divider
2 - 34
(Table 6)
1
0
1
0
11pF
300
pF
CP
Programming
Register
(132 bits)
DIN
CS
SCLK
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PDF描述 |
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参数描述 |
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