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参数资料
| 型号： | ICS307GI-03LF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 14/14页 |
| 文件大小： | 0K |
| 描述： | IC CLK SOURCE SRL PROGR 16-TSSOP |
| 产品培训模块： | Clock Distibution and Generation 1.0 |
| 标准包装： | 96 |
| 系列： | VersaClock™ II |
| 类型： | 时钟发生器 |
| PLL： | 是 |
| 输入： | 时钟，晶体 |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:3 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 270MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 16-TSSOP |
| 包装： | 管件 |
| 产品目录页面： | 1251 (CN2011-ZH PDF) |
| 其它名称： | 307GI-03LF 800-1029 800-1029-5 800-1029-ND |
ICS307-03
SERIALLY PROGRAMMABLE CLOCK SOURCE
SER PROG CLOCK SYNTHESIZER
IDT SERIALLY PROGRAMMABLE CLOCK SOURCE
9
ICS307-03
REV L 032911
Setting the PLL Loop Response
The PLL loop response is determined both by fixed device
characteristics and by other characterizes set by the user.
This includes the values of RS and CS as shown in the PLL
Components figure on this page.
The PLL loop bandwidth is approximated by:
Where:
RS = Value of resistor RS in loop filter in Ohms
ICP = Charge pump current in amps
KO = VCO Gain in Hz/V
FV Divider = 12 to 2055
The above equation calculates the “normalized” loop
bandwidth (denoted as “NBW”) which is approximately
equal to the - 3dB bandwidth. NBW does not take into
account the effects of damping factor or the second pole
imposed by CP. It does, however, provide a useful
approximation of filter performance.
To prevent jitter due to modulation of the PLL by the phase
detector frequency, the following general rule should be
observed:
.
The PLL loop damping factor is determined by:
Where:
CS = Value of capacitor CS in loop filter in Farads
= 300e-12 in Farads
Default Register Values
At power-up, the registers are set to:
ref divide = 5
VCO divide = 50
output divide = 10 (CLK1)
output divide = 2 (CLK2)
output divide = 2 (CLK3)
bit 123, 124 = 1
ICP = 3.75 A
R = 16k
Default programming word is:
0x31FFDFFEE3BFFFFFFFFFFFFFFFF055FF2
NBW(PLL)
R
S
I
CP
×
K
O
×
2
π FV Divider
×
------------------------------------------
=
NBW(VCO PLL)
f(Phase Detector)
10
---------------------------------------
≤
DF(VCLK)
R
S
2
------
I
CP
C
S
×
K
O
×
FV Divider
------------------------------------
×
=
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PDF描述 |
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