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参数资料
型号： IDT7007L20G
厂商： IDT, Integrated Device Technology Inc
文件页数： 8/21页
文件大小： 0K
描述： IC SRAM 256KBIT 20NS 68PGA
标准包装： 3
格式 - 存储器： RAM
存储器类型： SRAM - 双端口，异步
存储容量： 256K (32K x 8)
速度： 20ns
接口： 并联
电源电压： 4.5 V ~ 5.5 V
工作温度： 0°C ~ 70°C
封装/外壳： 68-BPGA
供应商设备封装： 68-PGA（29.46x29.46）
包装： 托盘
其它名称： 7007L20G
IDT7007S/L
High-Speed 32K x 8 Dual-Port Static RAM
Military, Industrial and Commercial Temperature Ranges
AC Test Conditions
5V
5V
Input Pulse Levels
Input Rise/Fall Times
Input Timing Reference Levels
GND to 3.0V
5ns Max.
1.5V
DATA OUT
BUSY
893 ?
DATA OUT
893 ?
Output Reference Levels
1.5V
INT
347 ?
30pF
347 ?
5pF*
Output Load
Figures 1 and 2
2940 tbl 11
2940 drw 05
Figure 1. AC Output Test Load
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range (4)
2940 drw 06
Figure 2. Output Test Load
(for t LZ , t HZ , t WZ , t OW )
* Including scope and jig.
7007X15
Com'l Only
7007X20
Com'l & Ind
7007X25
Com'l, Ind
& Military
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
t ACE
t AOE
t OH
t LZ
t HZ
Read Cycle Time
Address Access Time
Chip Enable Access Time (3)
Output Enable Access Time
Output Hold from Address Change
Output Low-Z Time (1,2)
Output High-Z Time (1,2)
15
____
____
____
3
3
____
____
15
15
10
____
____
10
20
____
____
____
3
3
____
____
20
20
12
____
____
12
25
____
____
____
3
3
____
____
25
25
13
____
____
15
ns
ns
ns
ns
ns
ns
ns
t PU
Chip Enable to Power Up Time
(2)
0
____
0
____
0
____
ns
t PD
t SOP
t SAA
Chip Disable to Power Down Time (2)
Semaphore Flag Update Pulse ( OE or SEM )
Semaphore Address Access Time
____
10
____
15
____
15
____
10
____
20
____
20
____
12
____
25
____
25
ns
ns
ns
2940 tbl 12a
7007X35
Com'l, Ind
& Military
7007X55
Com'l, Ind
& Military
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
t ACE
t AOE
t OH
t LZ
Read Cycle Time
Address Access Time
Chip Enable Access Time (3)
Output Enable Access Time
Output Hold from Address Change
Output Low-Z Time (1,2)
35
____
____
____
3
3
____
35
35
20
____
____
55
____
____
____
3
3
____
55
55
30
____
____
ns
ns
ns
ns
ns
ns
t HZ
Output High-Z Time
(1,2)
____
15
____
25
ns
t PU
Chip Enab le to Power Up Time (2)
0
____
0
____
ns
t PD
Chip Disable to Power Down Time
(2)
____
35
____
50
ns
t SOP
t SAA
Semaphore Flag Update Pulse ( OE or SEM )
Semaphore Address Access Time
15
____
____
35
15
____
____
55
ns
ns
NOTES:
1. Transition is measured 0mV from Low- or High-impedance voltage with Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access RAM, CE = V IL and SEM = V IH . To access semaphore, CE = V IH and SEM = V IL .
4. 'X' in part numbers indicates power rating (S or L).
8
2940 tbl 12b
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