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参数资料
| 型号： | IDT70T3509MS133BPI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 10/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 36MBIT 133MHZ 256BGA |
| 标准包装： | 3 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 36M（1M x 36） |
| 速度： | 133MHz |
| 接口： | 并联 |
| 电源电压： | 2.4 V ~ 2.6 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 256-BGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 托盘 |
| 其它名称： | 70T3509MS133BPI 800-2299 IDT70T3509MS133BPI-ND |
IDT70T3509M
High-Speed 2.5V
1024K x 36 Dual-Port Synchronous Static RAM
Commercial Temperature Range
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing) (2,3) (V DD = 2.5V ± 100mV, T A = 0°C to +70°C)
70T3509MS133
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Unit
t CYC1
Clock Cycle Time (Flow-Through)
(1)
25
____
ns
t CYC2
t CH1
t CL1
t CH2
Clock Cycle Time (Pipelined) (1)
Clock High Time (Flow-Through) (1)
Clock Low Time (Flow-Through) (1)
Clock High Time (Pipelined) (2)
7.5
10
10
3
____
____
____
____
ns
ns
ns
ns
t CL2
Clock Low Time (Pipelined)
(1)
3
____
ns
t SA
t HA
t SC
t HC
t SB
t HB
t SW
t HW
t SD
t HD
t SAD
t HAD
t SCN
t HCN
t SRPT
t HRPT
t OE
t OLZ (4)
t OHZ (4)
t CD1
t CD2
t DC
t CKHZ (4)
t CKLZ (4)
t INS
t INR
t COLS
t COLR
t ZZSC
t ZZRC
Address Setup Time
Address Hold Time
Chip Enable Setup Time
Chip Enable Hold Time
Byte Enable Setup Time
Byte Enable Hold Time
R/W Setup Time
R/W Hold Time
Input Data Setup Time
Input Data Hold Time
ADS Setup Time
ADS Hold Time
CNTEN Setup Time
CNTEN Hold Time
REPEAT Setup Time
REPEAT Hold Time
Output Enable to Data Valid
Output Enable to Output Low-Z
Output Enable to Output High-Z
Clock to Data Valid (Flow-Through) (1)
Clock to Data Valid (Pipelined) (1)
Data Output Hold After Clock High
Clock High to Output High-Z
Clock High to Output Low-Z
Interrupt Flag Set Time
Interrupt Flag Reset Time
Collision Flag Set Time
Collision Flag Reset Time
Sleep Mode Set Cycles
Sleep Mode Recovery Cycles
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
____
1
1
____
____
1
1
1
____
____
____
____
2
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
4.6
____
4.2
15
4.2
____
4.2
____
7
7
4.2
4.2
____
____
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
cycles
cycles
Port-to-Port Delay
t CO
Clock-to-Clock Offset
6
____
ns
NOTES:
5682 tbl 11
1. The Pipelined output parameters (t CYC2 , t CD2 ) apply to either or both left and right ports when FT /PIPE X = V DD (2.5V). Flow-through parameters (t CYC1 , t CD1 )
apply when FT /PIPE = V ss (0V) for that port.
2. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable ( OE ), FT /PIPE and OPT. FT /PIPE and OPT should be
treated as DC signals, i.e. steady state during operation.
3. These values are valid for either level of V DDQ (3.3V/2.5V). See page 6 for details on selecting the desired operating voltage levels for each port.
4. Guaranteed by design (not production tested).
10
6.42
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