参数资料
型号: IDT70V05L55G
厂商: IDT, Integrated Device Technology Inc
文件页数: 1/22页
文件大小: 0K
描述: IC SRAM 64KBIT 55NS 68PGA
标准包装: 3
格式 - 存储器: RAM
存储器类型: SRAM - 双端口,异步
存储容量: 64K (8K x 8)
速度: 55ns
接口: 并联
电源电压: 3 V ~ 3.6 V
工作温度: 0°C ~ 70°C
封装/外壳: 68-BPGA
供应商设备封装: 68-PGA(29.46x29.46)
包装: 托盘
其它名称: 70V05L55G
HIGH-SPEED 3.3V
8K x 8 DUAL-PORT
STATIC RAM
IDT70V05S/L
True Dual-Ported memory cells which allow simultaneous
High-speed access
Low-power operation
IDT70V05 easily expands data bus width to 16 bits or more
Features
reads of the same memory location
– Commercial: 15/20/25/35/55ns (max.)
– Industrial: 20ns (max.)
– IDT70V05S
Active: 400mW (typ.)
Standby: 3.3mW (typ.)
– IDT70V05L
Active: 380mW (typ.)
Standby: 660 μ W (typ.)
using the Master/Slave select when cascading more than
Functional Block Diagram
OE L
CE L
R/ W L
one device
M/ S = V IH for BUSY output flag on Master
M/ S = V IL for BUSY input on Slave
Interrupt Flag
On-chip port arbitration logic
Full on-chip hardware support of semaphore signaling
between ports
Fully asynchronous operation from either port
TTL-compatible, single 3.3V (±0.3V) power supply
Available in 68-pin PGA and PLCC, and a 64-pin TQFP
Industrial temperature range (-40°C to +85°C) is available
for selected speeds
Green parts available, see ordering information
OE R
CE R
R/ W R
I/O 0L - I/O 7L
I/O
I/O
I/O 0R -I/O 7R
,
BUSY L
BUSY R
(1,2)
Control
Control
(1,2)
A 12L
A 0L
Address
Decoder
MEMORY
ARRAY
Address
Decoder
A 12R
A 0R
13
13
INT L
SEM L
(2)
CE L
OE L
R/ W L
ARBITRATION
INTERRUPT
SEMAPHORE
LOGIC
M/ S
CE R
OE R
R/W R
SEM R
INT R (2)
2942 drw 01
NOTES:
1. (MASTER): BUSY is output; (SLAVE): BUSY is input.
2. BUSY outputs and INT outputs are non-tri-stated push-pull.
JUNE 2012
1
?2012 Integrated Device Technology, Inc.
DSC 2941/10
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PDF描述
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