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参数资料
| 型号： | IDT70V08S15PF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 6/20页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 512KBIT 15NS 100TQFP |
| 标准包装： | 45 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 512K (64K x 8) |
| 速度： | 15ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 70V08S15PF |
IDT70V08S/L
High-Speed 3.3.V 64K x 8 Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
DC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range (1,6) (V DD = 3.3V ± 0.3V)
70V08X25
70V08X35
Symbol
Parameter
Test Condition
Version
Com'l Only
Typ. (2) Max
Com'l Only
Typ. (2) Max
Unit
I DD
Dynamic Operating Current
(Both Ports Active)
CE = V IL , Outputs Disabled
SEM = V IH
f = f MAX (3)
COM'L
IND
S
L
S
120
120
____
205
170
____
110
110
____
195
160
____
mA
L
____
____
____
____
I SB1
Standby Current
(Both Ports - TTL Level
Inputs)
CE L = CE R = V IH
SEM R = SEM L = V IH
f = f MAX (3)
COM'L
IND
S
L
S
17
15
____
45
40
____
15
13
____
40
35
____
mA
L
____
____
____
____
I SB2
Standby Current
(One Port - TTL Level Inputs)
CE "A" = V IL and CE "B" = V IH (5)
Active Port Outputs Disabled,
f=f MAX (3)
SEM R = SEM L = V IH
COM'L
IND
S
L
S
60
60
____
115
100
____
50
50
____
105
90
____
mA
L
____
____
____
____
I SB3
Full Standby Current (Both
Ports - All CMOS Level
Inputs)
Both Ports CE L and
CE R > V DD - 0.2V
V IN > V DD - 0.2V or
V IN < 0.2V, f = 0 (4)
COM'L
IND
S
L
S
1.0
0.2
____
6
3
____
1.0
0.2
____
6
3
____
mA
SEM R = SEM L > V CC - 0.2V
L
____
____
____
____
I SB4
Full Standby Current
(One Port - All CMOS Level
Inputs)
CE "A" < 0.2V and
CE "B" > V DD - 0.2V (5)
SEM R = SEM L > V DD - 0.2V
COM'L
S
L
70
70
110
95
60
60
100
85
mA
V IN > V DD - 0.2V or V IN < 0.2V
Active Port Outputs Disabled
f = f MAX (3)
IND
S
L
____
____
____
____
____
____
____
____
NOTES:
3740 tbl 10b
1. 'X' in part numbers indicates power rating (S or L)
2. V DD = 3.3V, T A = +25°C, and are not production tested. I DD DC = 90mA (Typ.)
3. At f = f MAX , address and control lines (except Output Enable) are cycling at the maximum frequency read cycle of 1/t RC, and using “AC Test Conditions" of input levels of GND
to 3V.
4. f = 0 means no address or control lines change.
5. Port "A" may be either left or right port. Port "B" is the opposite from port "A".
6. Refer to Chip Enable Truth Table.
AC Test Conditions
Input Pulse Levels
GND to 3.0V
3.3V
3.3V
Input Rise/Fall Times
3ns Max.
590 ?
590 ?
Input Timing Reference Levels
Output Reference Levels
Output Load
1.5V
1.5V
Figures 1 and 2
DATA OUT
BUSY
INT
435 ?
30pF
DATA OUT
435 ?
5pF
3740 tbl 11
3740 drw 03
Figure 1. AC Output Load
3740 drw 04
Figure 2. Output Test Load
(for t LZ , t HZ , t WZ , t OW )
* Including scope and jig.
6
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