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参数资料
| 型号： | IDT70V261L25PFGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 256KBIT 25NS 100TQFP |
| 标准包装： | 45 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 256K（16K x 16） |
| 速度： | 25ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 70V261L25PFGI |
IDT70V261S/L
High-Speed 16K x 16 Dual-Port Static RAM with Interrupt
Timing Waveform of Write with BUSY
t WP
R/ W "A"
t WB
Industrial and Commercial Temperature Ranges
BUSY "B"
R/ W "B"
(2)
t WH (1)
3040 drw 12
NOTES:
1. t WH must be met for both BUSY input (SLAVE) and output (MASTER).
2. BUSY is asserted on port "B" blocking R/ W "B" , until BUSY "B" goes HIGH.
Waveform of BUSY Arbitration Controlled by CE Timing (1)
ADDR "A"
and "B"
CE "A"
CE "B"
t APS (2)
t BAC
ADDRESSES MATCH
t BDC
BUSY "B"
3040 drw 13
Waveform of BUSY Arbitration Cycle Controlled by
Address Match Timing (1)
ADDR "A"
ADDR "B"
t APS
(2)
ADDRESS "N"
MATCHING ADDRESS "N"
t BAA
t BDA
BUSY "B"
3040 drw 14
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. If t APS is not satisfied, the BUSY signal will be asserted on one side or the other, but there is no guarantee on which side BUSY will be asserted.
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6.42
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PDF描述 |
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