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参数资料
型号： IDT70V5388S166BGI
厂商： IDT, Integrated Device Technology Inc
文件页数： 7/29页
文件大小： 0K
描述： IC SRAM 1.125MBIT 166MHZ 272BGA
标准包装： 20
格式 - 存储器： RAM
存储器类型： SRAM - 四端口，同步
存储容量： 1.125M（64K x 18）
速度： 166MHz
接口： 并联
电源电压： 3.15 V ~ 3.45 V
工作温度： -40°C ~ 85°C
封装/外壳： 272-BBGA
供应商设备封装： 272-PBGA（27x27）
包装： 托盘
其它名称： 70V5388S166BGI
IDT70V5388/78
3.3V 64/32K x 18 Synchronous FourPort? Static RAM
Industrial and Commercial Temperature Ranges
Truth Table I—Read/Write and Enable Control (1,2,3)
Upper Byte
Lower Byte
OE
X
X
X
X
X
X
L
L
L
H
CLK
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
CE 0
H
X
L
L
L
L
L
L
L
X
CE 1
X
L
H
H
H
H
H
H
H
X
UB
X
X
H
H
L
L
H
L
L
X
LB
X
X
H
L
H
L
L
H
L
X
R/ W
X
X
X
L
L
L
H
H
H
X
I/O 9-17
High-Z
High-Z
High-Z
High-Z
D IN
D IN
High-Z
D OUT
D OUT
High-Z
I/O 0-8
High-Z
High-Z
High-Z
D IN
High-Z
D IN
D OUT
High-Z
D OUT
High-Z
MODE
Deselected –Power Down
Deselected –Power Down
All Bytes Deselected
Write to Lower Byte Only
Write to Upper Byte Only
Write to Both Bytes
Read Lower Byte Only
Read Upper Byte Only
Read Both Bytes
Outputs Disabled
NOTES:
1. "H" = V IH, "L" = V IL, "X" = Don't Care.
2. CNTLD , CNTINC , CNTRST = V IH .
3. OE is an asynchronous input signal.
Truth Table II—Address Counter & Mask Control (1,2)
5649 tbl 03
Previous
Internal
External
Address
Internal
Address
Address
Used
CLK
CNTLD CNTINC
CNTRST
MKLD
I/O
MODE
L
X
An
An
An
X
Ap
X
Ap
0
Ap
An
Ap
↑
↑
↑
↑
X
X
(3)
H
X
X
X
H
L (3)
H
H
H
X
L
H
H
D I/O (0)
D I/O (p)
D I/O (n)
D I/O (p)
Counter Reset to Address 0
Counter disabled (Ap reused)
External Address Used
External Address Blocked —Counter disabled (Ap reused)
X
Ap
Ap + 1 (5)
↑
H
L (4)
H
H
D I/O (p+1) (5) Counter Enabled —Internal Address generation
5649 tbl 04
NOTES:
1. "H" = V IH, "L" = V IL, "X" = Don't Care.
2. Read and write operations are controlled by the appropriate setting of R/ W , CE 0 , CE 1 , LB, UB and OE .
3. CNTLD and CNTRST are independent of all other memory control signals including CE 0 , CE 1 and LB, UB.
4. The address counter advances if CNTINC = V IL on the rising edge of CLK, regardless of all other memory control signals including CE 0 , CE 1 , LB, UB .
5. The counter will increment as defined by the counter mask register for that port (default mode is to advance one address on each clock cycle).
7
6.42
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