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参数资料
| 型号： | IDT70V9359L7BFI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 144KBIT 7NS 100FBGA |
| 标准包装： | 60 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 144K（8K x 18） |
| 速度： | 7ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LFBGA |
| 供应商设备封装： | 100-CABGA（10x10） |
| 包装： | 托盘 |
| 其它名称： | 70V9359L7BFI |
IDT70V9359/49L
High-Speed 3.3V 8/4K x 18 Dual-Port Synchronous Pipelined Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing) (3) ( V DD = 3.3V ± 0.3V)
70V9359/49L6
Com'l Only
70V9359/49L7
Com'l & Ind
70V9359/49L9
Com'l Only
Clock Cycle Time (Flow-Through)
Clock High Time (Flow-Through)
Clock Low Time (Flow-Through)
Clock Low Time (Pipelined)
Output Enable to Output Low-Z
Output Enable to Output High-Z
Clock High to Output High-Z
Symbol
t CYC1
t CYC2
t CH1
t CL1
t CH2
t CL2
t R
t F
t SA
t HA
t SC
t HC
t SB
t HB
t SW
t HW
t SD
t HD
t SAD
t HAD
t SCN
t HCN
t SRST
t HRST
t OE
t OLZ
t OHZ
t CD1
t CD2
t DC
t CKHZ
t CKLZ
Parameter
(2)
Clock Cycle Time (Pipelined) (2)
(2)
(2)
Clock High Time (Pipelined) (2)
(2)
Clock Rise Time
Clock Fall Time
Address Setup Time
Address Hold Time
Chip Enable Setup Time
Chip Enable Hold Time
Byte Enable Setup Time
Byte Enable Hold Time
R/ W Setup Time
R/ W Hold Time
Input Data Setup Time
Input Data Hold Time
ADS Setup Time
ADS Hold Time
CNTEN Setup Time
CNTEN Hold Time
CNTRST Setup Time
CNTRST Hold Time
Output Enable to Data Valid
(1)
(1)
Clock to Data Valid (Flow-Through) (2)
Clock to Data Valid (Pipelined) (2)
Data Output Hold After Clock High
(1)
Clock High to Output Low-Z (1)
Min.
19
10
6.5
6.5
4
4
____
____
3.5
0
3.5
0
3.5
0
3.5
0
3.5
0
3.5
0
3.5
0
3.5
0
____
2
1
____
____
2
2
2
Max.
____
____
____
____
____
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
6.5
____
7
15
6.5
____
9
____
Min.
22
12
7.5
7.5
5
5
____
____
4
0
4
0
4
0
4
0
4
0
4
0
4
0
4
0
____
2
1
____
____
2
2
2
Max.
____
____
____
____
____
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
7.5
____
7
18
7.5
____
9
____
Min.
25
15
12
12
6
6
____
____
4
1
4
1
4
1
4
1
4
1
4
1
4
1
4
1
____
2
1
____
____
2
2
2
Max.
____
____
____
____
____
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
9
____
7
20
9
____
9
____
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Port-to-Port Delay
t CWDD
t CCS
Write Port Clock High to Read Data Delay
Clock-to-Clock Setup Time
____
____
24
9
____
____
28
10
____
____
35
15
ns
ns
NOTES:
5638 tbl 11
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2). This parameter is guaranteed by device characteriza-
tion, but is not production tested.
2. The Pipelined output parameters (t CYC2 , t CD2 ) apply to either or both the Left and Right ports when FT /PIPE = V IH . Flow-through parameters (t CYC1 , t CD1 ) apply
when FT /PIPE = V IL for that port.
3. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable ( OE ), FT /PIPE R , and FT /PIPE L .
8
6.42
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