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参数资料
| 型号： | IDT71V321S25TF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/15页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 16KBIT 25NS 64STQFP |
| 标准包装： | 1,250 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 16K (2K x 8) |
| 速度： | 25ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（10x10） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71V321S25TF8 |
IDT71V321/71V421S/L
High Speed 3.3V 2K x 8 Dual-Port Static RAM with Interrupts
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range (6)
71V321X25
71V421X25
Com'l & Ind
71V321X35
71V421X35
Com'l & Ind
71V321X55
71V421X55
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
BUSY Timing (For Master IDT71V321 Only)
t BAA
t BDA
t BAC
t BDC
BUSY Access Time from Address
BUSY Disable Time from Address
BUSY Access Time from Chip Enable
BUSY Disable Time from Chip Enable
____
____
____
____
20
20
20
20
____
____
____
____
20
20
20
20
____
____
____
____
30
30
30
30
ns
ns
ns
ns
t WH
Write Hold After BUSY
(5)
12
____
15
____
20
____
ns
t WDD
Write Pulse to Data Delay
(1)
____
50
____
60
____
80
ns
t DDD
Write Data Valid to Read Data Delay
(1)
____
35
____
45
____
65
ns
BUSY Disable to Valid Data
t APS
t BDD
Arbitration Priority Set-up Time
(3)
(2)
5
____
____
30
5
____
____
30
5
____
____
45
ns
ns
BUSY Timing (For Slave IDT71V421 Only)
t WB
BUSY Input to Write (4)
0
____
0
____
0
____
ns
t WH
Write Hold After BUSY
(5)
12
____
15
____
20
____
ns
t WDD
Write Pulse to Data Delay
(1)
____
50
____
60
____
80
ns
t DDD
Write Data Valid to Read Data Delay (1)
____
35
____
45
____
65
ns
3026 tbl 11
NOTES:
1. Port-to-port delay through RAM cells from the writing port to the reading port, refer to “Timing Waveform of Write with Port-to-Port Read and BUSY ."
2. To ensure that the earlier of the two ports wins.
3. t BDD is a calculated parameter and is the greater of 0, t WDD – t WP (actual) or t DDD – t DW (actual).
4. To ensure that a write cycle is inhibited on port "B" during contention on port "A".
5. To ensure that a write cycle is completed on port "B" after contention on port "A".
6. 'X' in part numbers indicates power rating (S or L).
Timing Waveform of Write with Port-to-Port Read and BUSY (2,3,4)
t WC
ADDR "A"
MATCH
t WP
R/ W "A"
t DW
t DH
DATA IN "A"
ADDR "B"
t APS
(1)
VALID
MATCH
t BAA
t BDA
t BDD
BUSY "B"
t WDD
DATA OUT"B"
NOTES:
1. To ensure that the earlier of the two ports wins. t APS is ignored for SLAVE (71V421).
t DDD
VALID
3026 drw 10
2. CE L = CE R = V IL
3. OE = V IL for the reading port.
4. All timing is the same for the left and right ports. Port "A" may be either the left or right port. Port "B" is opposite from port "A".
9
6.42
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PDF描述 |
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| 84952-9 | CONN FPC 9POS 1MM RT ANG SMD |
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参数描述 |
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