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参数资料
| 型号： | IDT71V547S100PF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/19页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 100NS 100TQFP |
| 标准包装： | 72 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 4.5M（128K x 36） |
| 速度： | 100ns |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 71V547S100PF |
IDT71V547, 128K x 36, 3.3V Synchronous SRAM with
ZBT ? Feature, Burst Counter and Flow-Through Outputs
Commercial and Industrial Temperature Ranges
AC Electrical Characteristics
(V DD = 3.3V +/-5%, Commercial and Industrial Temperature Ranges)
71V547S80
71V547S85
71V547S90
71V547S100
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Unit
Clock Parameters
t CH
t CL
t CYC
(2)
(2)
Clock Cycle Time
Clock High Pulse Width
Clock Low Pulse Width
10.5
3
3
____
____
____
11
3.9
3.9
____
____
____
12
4
4
____
____
____
15
5
5
____
____
____
ns
ns
ns
Output Parameters
t CLZ
t CHZ
t OLZ
t OHZ
t CD
t CDC
(3,4,5)
(3,4,5)
t OE
(3,4)
(3.4)
Clock High to Valid Data
Clock High to Data Change
Clock High to Output Active
Clock High to Data High-Z
Output Enable Access Time
Output Enable Low to Data Active
Output Enable High to Data High-Z
____
2
4
____
____
0
____
8
____
____
5
5
____
5
____
2
4
____
____
0
____
8.5
____
____
5
5
____
5
____
2
4
____
____
0
____
9
____
____
5
5
____
5
____
2
4
____
____
0
____
10
____
____
5
5
____
5
ns
ns
ns
ns
ns
ns
ns
Setup Times
t SE
t SA
t SD
t SW
t SADV
t SC
t SB
Clock Enable Setup Time
Address Setup Time
Data in Setup Time
Read/Write (R/ W ) Setup Time
Advance/Load (ADV/ LD ) Setup Time
Chip Enable/Select Setup Time
Byte Write Enable ( BW x) Setup Time
2.0
2.0
2.0
2.0
2.0
2.0
2.0
____
____
____
____
____
____
____
2.0
2.0
2.0
2.0
2.0
2.0
2.0
____
____
____
____
____
____
____
2.0
2.0
2.0
2.0
2.0
2.0
2.0
____
____
____
____
____
____
____
2.5
2.5
2.5
2.5
2.5
2.5
2.5
____
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
ns
Hold Times
t HE
t HA
t HD
t HW
t HADV
t HC
t HB
Clock Enable Hold Time
Address Hold Time
Data in Hold Time
Read/Write (R/ W ) Hold Time
Advance/Load (ADV/ LD ) Hold Time
Chip Enable/Select Hold Time
Byte Write Enable ( BW x) Hold Time
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
ns
NOTES:
3822 tbl 23
1. Measured as HIGH above 2.0V and LOW below 0.8V.
2. Transition is measured ±200mV from steady-state.
3. These parameters are guaranteed with the AC load (Figure 1) by device characterization. They are not production tested.
4. To avoid bus contention, the output buffers are designed such that t CHZ (device turn-off) is about 2 ns faster than t CLZ (device turn-on) at a given temperature and voltage.
The specs as shown do not imply bus contention because t CLZ is a Min. parameter that is worse case at totally different test conditions (0 deg. C, 3.465V) than t CHZ ,
which is a Max. parameter (worse case at 70 deg. C, 3.135V). .
12
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