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参数资料
| 型号： | IDT72V3672L10PF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/29页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 16384X36 10NS 120QFP |
| 标准包装： | 750 |
| 系列： | 72V |
| 功能： | 异步，同步 |
| 存储容量： | 576K（16K x 36） |
| 数据速率： | 100MHz |
| 访问时间： | 10ns |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 120-LQFP |
| 供应商设备封装： | 120-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72V3672L10PF8 |
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19
COMMERCIALTEMPERATURERANGE
IDT72V3652/72V3662/72V3672 3.3V CMOS SyncBiFIFOTM
2,048 x 36 x 2, 4,096 x 36 x 2 and 8,192 x 36 x 2
FEBRUARY 4, 2009
NOTE:
1. tSKEW1 is the minimum time between a rising CLKB edge and a rising CLKA edge for ORA to transition HIGH and to clock the next word to the FIFO2 output register in three CLKA cycles.
If the time between the rising CLKB edge and rising CLKA edge is less than tSKEW1, then the transition of ORA HIGH and load of the first word to the output register may occur one CLKA
cycle later than shown.
Figure 10. ORA Flag Timing and First Data Word Fall Through when FIFO2 is Empty (FWFT Mode)
CSB
W/RB
MBB
IRB
B0 - B35
CLKA
ORA
CSA
W/
RA
MBA
ENB
ENA
A0 -A35
CLKB
4660 drw12
12
3
tCLKH
tCLKL
tCLK
tENS2
tENH
tDS
tDH
tSKEW1
tCLK
tCLKH
tPOR
tENS2
tENH
tA
Old Data in FIFO2 Output Register
W1
FIFO2 Empty
tCLKL
LOW
HIGH
W1
(1)
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PDF描述 |
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参数描述 |
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| IDT72V3672L15PF8 | 功能描述:IC FIFO 16384X36 15NS 120QFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:15 系列:74F 功能:异步 存储容量:256（64 x 4） 数据速率:- 访问时间:- 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:通孔 封装/外壳:24-DIP（0.300"，7.62mm） 供应商设备封装:24-PDIP 包装:管件 其它名称:74F433 |
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