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参数资料
| 型号： | IDT82V3255 |
| 厂商： | Integrated Device Technology, Inc. |
| 英文描述： | WAN PLL |
| 中文描述： | 广域网锁相环 |
| 文件页数： | 107/127页 |
| 文件大小： | 868K |
| 代理商： | IDT82V3255 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页当前第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页
IDT82V3255
WAN PLL
Programming Information
107
June 19, 2006
6.2.9
PBO & PHASE OFFSET CONTROL REGISTERS
PHASE_MON_PBO_CNFG - Phase Transient Monitor & PBO Configuration
PHASE_OFFSET[7:0]_CNFG - Phase Offset Configuration 1
Address:78H
Type: Read / Write
Default Value: 0X000110
Bit
Name
Description
7
IN_NOISE_WINDOW
This bit determines whether the input clock whose edge respect to the reference clock is outside ±5% is enabled to be
selected for T0/T4 DPLL.
0: Disabled. (default)
1: Enabled.
Reserved.
This bit is valid only when the PH_MON_PBO_EN bit (b4, 78H) is ‘1’. It determines whether the Phase Transient Monitor
is enabled to monitor the phase-time changes on the T0 selected input clock.
0: Disabled. (default)
1: Enabled.
This bit determines whether a PBO event is triggered when the phase-time changes on the T0 selected input clock are
greater than a programmable limit over an interval of less than 0.1 seconds with the PH_MON_EN bit being ‘1’. The limit
is programmed by the PH_TR_MON_LIMT[3:0] bits (b3~0, 78H).
0: Disabled. (default)
1: Enabled.
These bits represent an unsigned integer. The Phase Transient Monitor limit in ns can be calculated as follows:
Limit (ns) = (PH_TR_MON_LIMT[3:0] + 7) X 156.
6
-
5
PH_MON_EN
4
PH_MON_PBO_EN
3 - 0
PH_TR_MON_LIMT[3:0]
Address:7AH
Type: Read / Write
Default Value: 00000000
Bit
Name
Description
7 - 0
PH_OFFSET[7:0] Refer to the description of the PH_OFFSET[9:8] bits (b1~0, 7BH).
7
6
5
4
3
2
1
0
IN_NOISE_WIN
DOW
-
PH_MON_EN
PH_MON_PBO
_EN
PH_TR_MON_L
IMT3
PH_TR_MON_L
IMT2
PH_TR_MON_L
IMT1
PH_TR_MON_L
IMT0
7
6
5
4
3
2
1
0
PH_OFFSET7
PH_OFFSET6
PH_OFFSET5
PH_OFFSET4
PH_OFFSET3
PH_OFFSET2
PH_OFFSET1
PH_OFFSET0
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