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参数资料
型号： IDT82V3255
厂商： Integrated Device Technology, Inc.
英文描述： WAN PLL
中文描述： 广域网锁相环
文件页数： 50/127页
文件大小： 868K
代理商： IDT82V3255
IDT82V3255
WAN PLL
Programming Information
50
June 19, 2006
59
T0_BW_OVERSHOOT_CNFG - T0
DPLL Bandwidth Overshoot Configu-
ration
PHASE_LOSS_COARSE_LIMIT_CNF
G - Phase Loss Coarse Detector Limit
Configuration *
PHASE_LOSS_FINE_LIMIT_CNFG -
Phase Loss Fine Detector Limit Con-
figuration *
T0_HOLDOVER_MODE_CNFG - T0
DPLL Holdover Mode Configuration
T0_HOLDOVER_FREQ[7:0]_CNFG -
T0 DPLL Holdover Frequency Config-
uration 1
T0_HOLDOVER_FREQ[15:8]_CNFG
- T0 DPLL Holdover Frequency Con-
figuration 2
T0_HOLDOVER_FREQ[23:16]_CNFG
- T0 DPLL Holdover Frequency Con-
figuration 3
T4_DPLL_APLL_PATH_CNFG - T4
DPLL & APLL Path Configuration
T4_DPLL_LOCKED_BW_DAMPING_
CNFG - T4 DPLL Locked Bandwidth &
Damping Factor Configuration
CURRENT_DPLL_FREQ[7:0]_STS -
DPLL Current Frequency Status 1 *
CURRENT_DPLL_FREQ[15:8]_STS -
DPLL Current Frequency Status 2 *
CURRENT_DPLL_FREQ[23:16]_STS
- DPLL Current Frequency Status 3 *
DPLL_FREQ_SOFT_LIMIT_CNFG -
DPLL Soft Limit Configuration
DPLL_FREQ_HARD_LIMIT[7:0]_CNF
G - DPLL Hard Limit Configuration 1
DPLL_FREQ_HARD_LIMIT[15:8]_CN
FG - DPLL Hard Limit Configuration 2
CURRENT_DPLL_PHASE[7:0]_STS -
DPLL Current Phase Status 1 *
CURRENT_DPLL_PHASE[15:8]_STS
- DPLL Current Phase Status 2 *
T0_T4_APLL_BW_CNFG - T0 / T4
APLL Bandwidth Configuration
AUTO_BW
_SEL
-
-
-
T0_LIMT
-
-
-
P 93
5A
COARSE_
PH_LOS_L
IMT_EN
FINE_PH_
LOS_LIMT
_EN
MAN_HOL
DOVER
WIDE_EN
MULTI_PH
_APP
MULTI_PH
_8K_4K_2
K_EN
PH_LOS_COARSE_LIMT[3:0]
P 94
5B
FAST_LOS
_SW
-
-
-
PH_LOS_FINE_LIMT[2:0]
P 95
5C
AUTO_AV
G
FAST_AVG
READ_AV
G
TEMP_HOLDOVER_M
ODE[1:0]
-
-
P 96
5D
T0_HOLDOVER_FREQ[7:0]
P 96
5E
T0_HOLDOVER_FREQ[15:8]
P 97
5F
T0_HOLDOVER_FREQ[23:16]
P 97
60
T4_APLL_PATH[3:0]
T4_GSM_GPS_16E1_1
6T1_SEL[1:0]
T4_12E1_24T1_E3_T3
_SEL[1:0]
P 98
61
T4_DPLL_LOCKED_DAMPING[2:0]
-
-
-
T4_DPLL_LOCKED_B
W[1:0]
P 99
62
CURRENT_DPLL_FREQ[7:0]
P 99
63
CURRENT_DPLL_FREQ[15:8]
P 99
64
CURRENT_DPLL_FREQ[23:16]
P 100
65
FREQ_LIM
T_PH_LOS
DPLL_FREQ_SOFT_LIMT[6:0]
P 100
66
DPLL_FREQ_HARD_LIMT[7:0]
P 100
67
DPLL_FREQ_HARD_LIMT[15:8]
P 101
68
CURRENT_PH_DATA[7:0]
P 101
69
CURRENT_PH_DATA[15:8]
P 101
6A
-
-
T0_APLL_BW[1:0]
-
-
T4_APLL_BW[1:0]
P 102
Output Configuration Registers
6D
OUT2_FREQ_CNFG - Output Clock 2
Frequency Configuration
OUT1_FREQ_CNFG - Output Clock 1
Frequency Configuration
OUT1_INV_CNFG - Output Clock 1
Invert Configuration
OUT2_PATH_SEL[3:0]
OUT2_DIVIDER[3:0]
P 103
71
OUT1_PATH_SEL[3:0]
OUT1_DIVIDER[3:0]
P 104
72
-
-
-
-
-
-
OUT1_INV
-
P 104
Table 34: Register List and Map (Continued)
Address
(Hex)
Register Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
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PDF描述
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