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参数资料
| 型号： | IDT82V3255 |
| 厂商： | Integrated Device Technology, Inc. |
| 英文描述： | WAN PLL |
| 中文描述： | 广域网锁相环 |
| 文件页数： | 39/127页 |
| 文件大小： | 868K |
| 代理商： | IDT82V3255 |
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IDT82V3255
WAN PLL
Functional Description
39
June 19, 2006
Figure 10. 0.5 UI Late Frame Sync Input Signal Timing
Figure 11. 1 UI Late Frame Sync Input Signal Timing
T0 selected
input clock
Output clocks
Selected frame
sync input signal
Frame sync
output signals
T0 selected
input clock
Output clocks
Selected frame
sync input signal
Frame sync
output signals
Table 29: Related Bit / Register in Chapter 3.13
Bit
Register
Address (Hex)
OUT1_PECL_LVDS
OUTn_PATH_SEL[3:0] (n = 1 or 2)
OUTn_DIVIDER[3:0] (n = 1 or 2)
IN_SONET_SDH
AUTO_EXT_SYNC_EN
EXT_SYNC_EN
OUTn_INV (n = 1 or 2)
8K_EN
2K_EN
8K_INV
2K_INV
8K_PUL
2K_PUL
2K_8K_PUL_POSITION
SYNC_BYPASS
SYNC_MON_LIMT[2:0]
SYNC_PHn[1:0] (n = 1, 2 or 3)
EX_SYNC_ALARM_MON
EX_SYNC_ALARM
1
EX_SYNC_ALARM
2
DIFFERENTIAL_IN_OUT_OSCI_CNFG
0A
OUT1_FREQ_CNFG, OUT2_FREQ_CNFG
71, 6D
INPUT_MODE_CNFG
09
OUT1_INV_CNFG, OUT2_INV_CNFG
73, 72
FR_MFR_SYNC_CNFG
74
SYNC_MONITOR_CNFG
7C
SYNC_PHASE_CNFG
OPERATING_STS
INTERRUPTS3_STS
7D
52
0F
INTERRUPTS3_ENABLE_CNFG
12
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PDF描述 |
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