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参数资料
| 型号： | IDT82V3280 |
| 厂商： | Integrated Device Technology, Inc. |
| 英文描述： | WAN PLL |
| 中文描述： | 广域网锁相环 |
| 文件页数： | 33/167页 |
| 文件大小： | 1039K |
| 代理商： | IDT82V3280 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页当前第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页
IDT82V3280
WAN PLL
Functional Description
33
June 19, 2006
The causes of Item 4, 9, 12, 15 - ‘the T0 selected input clock is
switched to another one’ - are: (The T0 selected input clock is disquali-
fied
AND
Another input clock is switched to)
OR
(In Revertive switch, a
qualified input clock with a higher priority is switched to)
OR
(The T0
selected input clock is switched to another one by External Fast selec-
tion or Forced selection).
Refer to
Table 13
for details about the input clock qualification for T0
path.
3.9.2
T4 SELECTED INPUT CLOCK VS. DPLL OPERATING
MODE
The T4 DPLL operating mode is controlled by the
T4_OPERATING_MODE[2:0] bits, as shown in
Table 16
:
When the operating mode is switched automatically, the operation of
the internal state machine is shown in
Figure 8
:
Figure 8. T4 Selected Input Clock vs. DPLL Automatic
Operating Mode
Notes to
Figure 8
:
1. Reset.
2. An input clock is selected.
3. (The T4 selected input clock is disqualified)
OR
(A qualified input
clock with a higher priority is switched to)
OR
(The T4 selected
input clock is switched to another one by Forced selection)
OR
(When T4 DPLL locks to the T0 DPLL output, the T4 selected
input clock is switched by setting the T0_FOR_T4 bit).
4. An input clock is selected.
5. No input clock is selected.
Refer to
Table 13
for details about the input clock qualification for T4
path.
Table 16: T4 DPLL Operating Mode Control
T4_OPERATING_MODE[2:0]
T4 DPLL Operating Mode
000
001
010
100
Automatic
Forced - Free-Run
Forced - Holdover
Forced - Locked
2
Locked mode
Holdover
mode
Free-Run mode
1
3
4
5
Table 17: Related Bit / Register in Chapter 3.9
Bit
Register
Address
(Hex)
T0_OPERATING_MODE[2:0]
T4_OPERATING_MODE[2:0]
T0_DPLL_OPERATING_MOD
E[2:0]
T0_DPLL_LOCK
T0_OPERATING_MODE
1
T0_OPERATING_MODE
2
T0_FOR_T4
T0_OPERATING_MODE_CNFG
T4_OPERATING_MODE_CNFG
53
54
OPERATING_STS
52
INTERRUPTS2_STS
0E
INTERRUPTS2_ENABLE_CNFG
T4_INPUT_SEL_CNFG
11
51
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PDF描述 |
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参数描述 |
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