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参数资料
| 型号： | IDT82V3280 |
| 厂商： | Integrated Device Technology, Inc. |
| 英文描述： | WAN PLL |
| 中文描述： | 广域网锁相环 |
| 文件页数： | 93/167页 |
| 文件大小： | 1039K |
| 代理商： | IDT82V3280 |
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IDT82V3280
WAN PLL
Programming Information
93
June 19, 2006
PRE_DIV_CH_CNFG - DivN Divider Channel Selection
PRE_DIVN[7:0]_CNFG - DivN Divider Division Factor Configuration 1
Address: 23H
Type: Read / Write
Default Value: XXXX0000
Bit
Name
Description
7 - 4
-
Reserved.
This register is an indirect address register for Register 24H and 25H.
These bits select an input clock. The value set in the PRE_DIVN_VALUE[14:0] bits (25H, 24H) is available for the
selected input clock.
0000: Reserved. (default)
0001, 0010: Reserved.
0011: IN3.
0100: IN4.
......
1101: IN13.
1110: IN14.
1111: Reserved.
3 - 0
PRE_DIV_CH_VALUE[3:0]
Address: 24H
Type: Read / Write
Default Value: 00000000
Bit
Name
Description
7 - 0
PRE_DIVN_VALUE[7:0] Refer to the description of the PRE_DIVN_VALUE[14:8] bits (b6~0, 25H).
7
6
5
4
3
2
1
0
-
-
-
-
PRE_DIV_CH_VALUE3
PRE_DIV_CH_VALUE2
PRE_DIV_CH_VALUE1
PRE_DIV_CH_VALUE0
7
6
5
4
3
2
1
0
PRE_DIVN_VA
LUE7
PRE_DIVN_VA
LUE6
PRE_DIVN_VA
LUE5
PRE_DIVN_VA
LUE4
PRE_DIVN_VA
LUE3
PRE_DIVN_VA
LUE2
PRE_DIVN_VA
LUE1
PRE_DIVN_VA
LUE0
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PDF描述 |
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