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参数资料
| 型号： | IPR-SDI |
| 厂商： | Altera |
| 文件页数： | 35/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 续用许可证 |
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Chapter 3: Functional Description
3–5
Block Description
The CRC is calculated for all words in the active digital line, starting with the first
active word line and finishing with the final word of the line number ( LN1 ). The initial
value of the CRC is set to zero, then the polynomial generator equation
CRC(X) = X 18 + X 5 + X 4 + 1 is applied.
The HD-SDI CRC module implements the CRC calculation by iteratively applying the
polynomial generator equation to each bit of the output data, processing the LSB first.
For correct CRC generation and insertion, the tx_trs signal must be asserted for the
first word of both EAV and SAV TRS (refer to Figure 3–31 on page 3–47 and
Scrambling and NRZI Coding
SMPTE292M section 5 and SMPTE292M section 7 define a common channel coding
that is used for both SDI and HD-SDI. This channel coding consists of a scrambling
function (G 1 (X) = X 9 + X 4 + 1) followed by NRZI encoding (G 2 (X) = X + 1). The
scrambling module implements this channel coding. You can configure the module to
process either 10-bit or 20-bit parallel data.
The scrambling module implements the channel coding by iteratively applying the
scrambling and NRZI encoding algorithm to each bit of the output data, processing
the LSB first. Figure C.1 of SMPTE259M shows how the algorithm is implemented.
Transceiver Clock
The tx_serial_refclk1 is an optional port that is enabled when you turn on the
Enable TX PLL select for 1/1.000 and 1/1.001 data rate reconfiguration in the SDI
parameter editor.
Figure 3–3. Transmitter Clocking Scheme
Protocol Block (Transmitter)
Transceiver Interface Block
Transceiver Block
gxb_tx_core_clk
ALTGXB
tx_clkout
gxb_tx_clkout
txdata[19:0]
tx_pclk
encoded_data[19:0]
tx_pclk
gxb_txword[19:0]
pll_inclk
pll_inclk1 (optional)
sdi_tx
(serial data out)
cal_blk_clk
reconfig_clk
tx_pclk
tx_serial_refclk
tx_serial_refclk1
gxb2_cal_clk
sdi_reconfig_clk
February 2013
Altera Corporation
Serial Digital Interface (SDI) MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| 35ZLJ330M8X20 | CAP ALUM 330UF 35V 20% RADIAL |
| IPR-ASI | IP VIDEO INTERFACE - ASI RENEW |
| HSC07DRAI | CONN EDGECARD 14POS R/A .100 SLD |
| GEC49DRYN | CONN EDGECARD 98POS DIP .100 SLD |
| IPR-SDRAM/DDR | IP DDR SDRAM CONTROLLER RENEW |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPR-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-SDRAM/DDR3 | 功能描述:开发软件 DDR3 SDRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-SDRAM/HPDDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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