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参数资料
| 型号： | IPR-SDI |
| 厂商： | Altera |
| 文件页数： | 72/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 续用许可证 |
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3–42
Chapter 3: Functional Description
Signals
Table 3–16. Interface Signals (Part 2 of 5)
Signal
Width
Direction
Description
Reset signal, which holds the transmitter in reset. The
reset synchronization for the transmitter is handled within
the SDI MegaCore function. The video mode ( tx_std ) and
rst_tx
1
Input
clocks must be set up and stable before device bring-up or
core reset. Issues a reset to the SDI MegaCore function
after power-up to ensure reliable operation. Refer to
Reference clock switching. Available only when you use a
rx_serial_refclk_clkswitch
1
Input
Cyclone IV GX device.
Toggle between rx_serial_refclk and
rx_serial_refclk1 at every positive edge triggered.
rx_protocol_clk
[( N – 1):0]
Input
External clock for protocol data.
Selection of HD-SDI or SD-SDI processing for dual or
triple standard protocol block. This signal only appears on
dual or triple standard protocol blocks and indicates
rx_protocol_hd_sdn
[( N – 1):0]
Input
3G-SDI(1), HD-SDI(1) or SD-SDI(0) data on the
rx_protocol_in signal. You must connect this signal to
the rx_std_flag_hd_sdn output of the transceiver block
in a split protocol/transceiver design.
rx_protocol_in
[(20 N – 1):0]
Input
External data in for protocol only mode.
Input to transceiver control logic. When active, this signal
rx_protocol_locked
[( N – 1):0]
Input
indicates to the transceiver control logic that the protocol
blocks are locked, to stop the transceiver search algorithm
at the current rate.
Reset for the protocol block. This signal resets the
rx_protocol_rst
[( N – 1):0]
Input
protocol blocks. You can connect this signal to the
rx_status[1] pin ( sdi_reset ) in a split
transceiver/protocol design.
rx_protocol_valid
[( N – 1):0]
Input
External data valid in for protocol only mode.
Input to the protocol block. This signal indicates the
received video standard to the protocol block. However,
this signal does not distinguish between 3G-SDI Level A
rx_protocol_rate
[1:0]
Input
and 3G-SDI Level B streams. The aligner block in the
protocol block distinguishes the 3G-SDI Level A and
3G-SDI Level B streams. You must connect this signal to
the rx_std port of the transceiver block in a split
transceiver/protocol design.
Input to transceiver control logic. You must connect this
rx_xcvr_trs_lock
[( N – 1):0]
Input
signal to the rx_status[3] pin ( trs_locked ) of the
protocol only receiver block.
sdi_rx
[( N – 1):0]
Input
Serial input.
Serial Digital Interface (SDI) MegaCore Function
User Guide
February 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| 35ZLJ330M8X20 | CAP ALUM 330UF 35V 20% RADIAL |
| IPR-ASI | IP VIDEO INTERFACE - ASI RENEW |
| HSC07DRAI | CONN EDGECARD 14POS R/A .100 SLD |
| GEC49DRYN | CONN EDGECARD 98POS DIP .100 SLD |
| IPR-SDRAM/DDR | IP DDR SDRAM CONTROLLER RENEW |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPR-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-SDRAM/DDR3 | 功能描述:开发软件 DDR3 SDRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-SDRAM/HPDDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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