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参数资料
| 型号： | KFM4GH6Q4M-DEB80 |
| 元件分类： | PROM |
| 英文描述： | 256M X 16 FLASH 1.8V PROM, 70 ns, PBGA63 |
| 封装： | 10 X 13 MM, 1 MM HEIGHT, 0.80 MM PITCH, LEAD FREE, FBGA-63 |
| 文件页数： | 15/142页 |
| 文件大小： | 2226K |
| 代理商： | KFM4GH6Q4M-DEB80 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页当前第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页
Flex-MuxOneNAND4G(KFM4GH6Q4M-DEBx)
- 111 -
FLASH MEMORY
Flex-MuxOneNAND8G(KFN8GH6Q4M-DEBx)
Flex-MuxOneNAND16G(KFKAGH6Q4M-DEBx)
5.4 AC Characteristics for Synchronous Burst Read
See Timing Diagrams 6.1 and 6.2
NOTE :
1) If OE is disabled at the same time or before CE is disabled, the output will go to high-z by tOEZ.
If CE is disabled at the same time or before OE is disabled, the output will go to high-z by tCEZ.
If CE and OE are disabled at the same time, the output will go to high-z by tOEZ.
2) It is the following clock of address fetch clock.
Parameter
Symbol
66MHz
83MHz
Unit
Min
Max
Min
Max
Clock
CLK
1
66
1
83
MHz
Clock Cycle
tCLK
15
-
12
-
ns
Initial Access Time
tIAA
-70-
70
ns
Burst Access Time Valid Clock to Output Delay
tBA
-11
-
9
ns
AVD Setup Time to CLK
tAVDS
5-
4
-
ns
AVD Hold Time from CLK
tAVDH
2-
2
-
ns
AVD High to OE Low
tAVDO
0-
0
-
ns
Address Setup Time to CLK
tACS
5-
4
-
ns
Address Hold Time from CLK
tACH
6-
6
-
ns
Data Hold Time from Next Clock Cycle
tBDH
3-
2
-
ns
Output Enable to Data
tOE
-20-
20
ns
CE Disable to Output & RDY High Z
tCEZ1)
-20-
20
ns
OE Disable to Output High Z
tOEZ1)
-15-
15
ns
CE Setup Time to CLK
tCES
6
-
4.5
-
ns
CLK High or Low Time
tCLKH/L
tCLK/3
-
5
-
ns
CLK 2) to RDY valid
tRDYO
-11
-
9
ns
CLK to RDY Setup Time
tRDYA
-11
-
9
ns
RDY Setup Time to CLK
tRDYS
4-
3
-
ns
CE low to RDY valid
tCER
-15-
15
ns
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