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参数资料
| 型号： | KFM4GH6Q4M-DEB80 |
| 元件分类： | PROM |
| 英文描述： | 256M X 16 FLASH 1.8V PROM, 70 ns, PBGA63 |
| 封装： | 10 X 13 MM, 1 MM HEIGHT, 0.80 MM PITCH, LEAD FREE, FBGA-63 |
| 文件页数： | 16/142页 |
| 文件大小： | 2226K |
| 代理商： | KFM4GH6Q4M-DEB80 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页当前第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页
Flex-MuxOneNAND4G(KFM4GH6Q4M-DEBx)
- 112 -
FLASH MEMORY
Flex-MuxOneNAND8G(KFN8GH6Q4M-DEBx)
Flex-MuxOneNAND16G(KFKAGH6Q4M-DEBx)
5.5 AC Characteristics for Asynchronous Read
See Timing Diagrams 6.3 and 6.4.
NOTE :
1) If OE is disabled at the same time or before CE is disabled, the output will go to high-z by tOEZ.
If CE is disabled at the same time or before OE is disabled, the output will go to high-z by tCEZ.
If CE and OE are disabled at the same time, the output will go to high-z by tOEZ.
These parameters are not 100% tested.
2) This Parameter is valid at toggle bit timing in asynchronous read only. (timing diagram 6.20 and 6.21)
5.6 AC Characteristics for Warm Reset (RP), Hot Reset and NAND Flash Core Reset
See Timing Diagrams 6.16, 6.17 and 6.18.
NOTE :
1) These parameters are tested based on INT bit of interrupt register. Because the time on INT pin is related to the pull-up and pull-down resistor value.
2) The device may reset if tRP < tRP min(200ns), but this is not guaranteed.
Parameter
Symbol
KFM4GH6Q4M/
KFN8GH6Q4M/
KFKAGH6Q4M(TBD)
Unit
Min
Max
Access Time from CE Low
tCE
-76
ns
Asynchronous Access Time from AVD Low
tAA
-76
ns
Asynchronous Access Time from address valid
tACC
-76
ns
Read Cycle Time
tRC
76
-
ns
AVD Low Time
tAVDP
12
-
ns
Address Setup to rising edge of AVD
tAAVDS
5-
ns
Address Hold from rising edge of AVD
tAAVDH
6-
ns
Output Enable to Output Valid
tOE
-20
ns
CE Setup to AVD falling edge
tCA
0-
ns
CE Disable to Output & RDY High Z1)
tCEZ
-20
ns
OE Disable to Output High Z1)
tOEZ
-15
ns
AVD High to OE Low
tAVDO
0-
ns
CE Low to RDY Valid
tCER
-15
ns
WE Disable to AVD Enable
tWEA
15
-
ns
Address to OE low
tASO2)
10
-
ns
Parameter
Symbol
Min
Max
Unit
RP & Reset Command Latch to BootRAM Access
tReady1
(BufferRAM)
-5
s
RP & Reset Command Latch(During Load Routines) to INT High (Note1)
tReady2
(NAND Flash Array)
-10
s
RP & Reset Command Latch(During Program Routines) to INT High (Note1)
tReady2
(NAND Flash Array)
-20
s
RP & Reset Command Latch(During Erase Routines) to INT High (Note1)
tReady2
(NAND Flash Array)
-
150
s
RP & Reset Command Latch(NOT During Internal Routines) to INT High (Note1)
tReady2
(NAND Flash Array)
-10
s
RP Pulse Width (Note2)
tRP
200
-
ns
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PDF描述 |
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