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参数资料
| 型号： | KMC8113TMP3600V |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 14/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP 300/400MHZ 431FCPGA |
| 标准包装： | 2 |
| 系列： | StarCore |
| 类型： | SC140 内核 |
| 接口： | 以太网，I²C，TDM，UART |
| 时钟速率： | 300MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 1.436MB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.10V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 431-BFBGA，FCBGA |
| 供应商设备封装： | 431-FCPBGA（20x20） |
| 包装： | 托盘 |
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Electrical Characteristics
MSC8113 Tri-Core Digital Signal Processor Data Sheet, Rev. 1
Freescale Semiconductor
21
2.5.5
System Bus Access Timing
2.5.5.1
Core Data Transfers
Generally, all MSC8113 bus and system output signals are driven from the rising edge of the reference clock (REFCLK). The
REFCLK is the CLKIN signal. Memory controller signals, however, trigger on four points within a REFCLK cycle. Each cycle
is divided by four internal ticks: T1, T2, T3, and T4. T1 always occurs at the rising edge of REFCLK (and T3 at the falling
edge), but the spacing of T2 and T4 depends on the PLL clock ratio selected, as Table 13 shows.
Figure 9. Timing Diagram for a Reset Configuration Write
Table 13. Tick Spacing for Memory Controller Signals
BCLK/SC140 clock
Tick Spacing (T1 Occurs at the Rising Edge of REFCLK)
T2
T3
T4
1:4, 1:6, 1:8, 1:10
1/4 REFCLK
1/2 REFCLK
3/4 REFCLK
1:3
1/6 REFCLK
1/2 REFCLK
4/6 REFCLK
1:5
2/10 REFCLK
1/2 REFCLK
7/10 REFCLK
Figure 10. Internal Tick Spacing for Memory Controller Signals
PORESET
Internal
HRESET
Input
Output (I/O)
SRESET
Output (I/O)
RSTCONF, CNFGS, DSISYNC, DSI64
CHIP_ID[0–3], BM[0–2], SWTE, MODCK[1–2]
Host programs
Word
SPLL is locked
(no external indication)
PORESET
Reset Configuration
pins are sampled
1
2
MODCK[3–5]
1 + 2
3
5
6
SPLL
locking period
Reset configuration write
sequence during this
period.
REFCLK
T1
T2
T3
T4
REFCLK
T1
T2
T3
T4
for 1:3
for 1:5
REFCLK
T1
T2
T3
T4
for 1:4, 1:6, 1:8, 1:10
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PDF描述 |
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