- 您现在的位置：买卖IC网 > PDF目录22053 > KMC8144VT800B (Freescale Semiconductor)IC DSP 783FCPBGA PDF资料下载
参数资料
| 型号： | KMC8144VT800B |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 40/80页 |
| 文件大小： | 0K |
| 描述： | IC DSP 783FCPBGA |
| 标准包装： | 2 |
| 系列： | StarCore |
| 类型： | SC3400 内核 |
| 接口： | EBI/EMI，以太网，I²C，PCI，Serial RapidIO，SPI，TDM，UART，UTOPIA |
| 时钟速率： | 800MHz |
| 非易失内存： | ROM（96 kB） |
| 芯片上RAM： | 10.5MB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.00V |
| 工作温度： | 0°C ~ 90°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 783-BBGA，FCBGA |
| 供应商设备封装： | 783-FCPBGA（29x29） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页当前第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页
Electrical Characteristics
2.6.4.2
DDR SDRAM Output AC Timing Specifications
Table 23 provides the output AC timing specifications for the DDR SDRAM interface.
Table 23. DDR SDRAM Output AC Timing Specifications
Parameter
Symbol 1
Min
Max
Unit
MCK[n] cycle time, (MCK[n]/MCK[n]
crossing) 2
t MCK
5
10
ns
ADDR/CMD output setup with respect to MCK 3
t DDKHAS
? 400 MHz
? 333 MHz
? 266 MHz
? 200 MHz
ADDR/CMD output hold with respect to MCK 3
? 400 MHz
? 333 MHz
? 266 MHz
? 200 MHz
MCSn output setup with respect to MCK 3
? 400 MHz
? 333 MHz
? 266 MHz
? 200 MHz
MCSn output hold with respect to MCK 3
? 400 MHz
? 333 MHz
? 266 MHz
? 200 MHz
t DDKHAX
t DDKHCS
t DDKHCX
1.95
2.40
3.15
4.20
1.85
2.40
3.15
4.20
1.95
2.40
3.15
4.20
1.95
2.40
3.15
4.20
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
MCK to MDQS Skew 4
t DDKHMH
–0.6
0.6
ns
MDQ/MECC/MDM output setup with respect to MDQS 5
t DDKHDS,
? 400 MHz
? 333 MHz
? 266 MHz
? 200 MHz
t DDKLDS
700
900
1100
1200
—
—
—
—
ps
ps
ps
ps
MDQ/MECC/MDM output hold with respect to MDQS 5
t DDKHDX,
? 400 MHz
? 333 MHz
? 266 MHz
? 200 MHz
MDQS preamble start 6
MDQS epilogue end 6
t DDKLDX
t DDKHMP
t DDKHME
700
900
1100
1200
–0.5 × t MCK – 0.6
–0.6
—
—
—
—
–0.5 × t MCK +0.6
0.6
ps
ps
ps
ps
ns
ns
Notes:
40
1.
2.
3.
4.
5.
6.
7.
The symbols used for timing specifications follow the pattern of t (first two letters of functional block)(signal)(state) (reference)(state) for
inputs and t (first two letters of functional block)(reference)(state)(signal)(state) for outputs. Output hold time can be read as DDR timing
(DD) from the rising or falling edge of the reference clock (KH or KL) until the output went invalid (AX or DX). For example,
t DDKHAS symbolizes DDR timing (DD) for the time t MCK memory clock reference (K) goes from the high (H) state until outputs
(A) are setup (S) or output valid time. Also, t DDKLDX symbolizes DDR timing (DD) for the time t MCK memory clock reference
(K) goes low (L) until data outputs (D) are invalid (X) or data output hold time.
All MCK/MCK referenced measurements are made from the crossing of the two signals ± 0.1 V.
ADDR/CMD includes all DDR SDRAM output signals except MCK/MCK, MCS, and MDQ/MECC/MDM/MDQS. For the
ADDR/CMD setup and hold specifications, it is assumed that the Clock Control register is set to adjust the memory clocks by
1/2 applied cycle.
Note that t DDKHMH follows the symbol conventions described in note 1. For example, t DDKHMH describes the DDR timing (DD)
from the rising edge of the MCK(n) clock (KH) until the MDQS signal is valid (MH). t DDKHMH can be modified through control
of the DQSS override bits in the TIMING_CFG_2 register. This will typically be set to the same delay as the clock adjust in the
CLK_CNTL register. The timing parameters listed in the table assume that these 2 parameters have been set to the same
adjustment value. See the MSC8144 Reference Manual for a description and understanding of the timing modifications
enabled by use of these bits.
Determined by maximum possible skew between a data strobe (MDQS) and any corresponding bit of data (MDQ), ECC
(MECC), or data mask (MDM). The data strobe should be centered inside of the data eye at the pins of the microprocessor.
All outputs are referenced to the rising edge of MCK(n) at the pins of the microprocessor. Note that t DDKHMP follows the
symbol conventions described in note 1.
At recommended operating conditions with V DDDDR (1.8 V or 2.5 V) ± 5%.
MSC8144 Quad Core Digital Signal Processor Data Sheet, Rev. 16
Freescale Semiconductor
相关PDF资料 |
PDF描述 |
|---|---|
| TAJC686K010ANJ | CAP TANT 68UF 10V 10% 2312 |
| KMC8144VT800A | IC DSP 783FCPBGA |
| KMC8144VT1000B | IC DSP 783FCPBGA |
| GEC10DRTN-S734 | CONN EDGECARD 20POS DIP .100 SLD |
| B82496C3181J | INDUCTOR 180NH .12A 0603 5% |
相关代理商/技术参数 |
参数描述 |
|---|---|
| KMC8358CVVAGDGA | 功能描述:微处理器 - MPU 8360 TBGA C NONENC NO-PB RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| KMC8358CZUAGDGA | 功能描述:微处理器 - MPU 8360 TBGA C NON-ENCRP RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| KMC8358ECVRAGDDA | 功能描述:微处理器 - MPU 8358 PBGA ENCRP NO-PB RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| KMC8358ECVRAGDGA | 功能描述:微处理器 - MPU 8358 PBGA ENCRP NO-PB RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| KMC8358ECVVAGDGA | 功能描述:微处理器 - MPU 8360 TBGA C ENC NO-PB RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
发布紧急采购，3分钟左右您将得到回复。