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参数资料
型号： KMSC7119VM1200
厂商： Freescale Semiconductor
文件页数： 33/60页
文件大小： 0K
描述： DSP 16BIT W/DDR CTRLR 400-MAPBGA
标准包装： 2
系列： StarCore
类型： 定点
接口： 主机接口，I²C，UART
时钟速率： 300MHz
非易失内存： ROM（8 kB）
芯片上RAM： 464kB
电压 - 输入/输出： 3.30V
电压 - 核心： 1.20V
工作温度： -40°C ~ 105°C
安装类型： 表面贴装
封装/外壳： 400-LFBGA
供应商设备封装： 400-MAPBGA（17x17）
包装： 托盘
MSC7119 Data Sheet, Rev. 8
Freescale Semiconductor
39
2.5.13
JTAG Signals
Table 31. JTAG Timing
No.
Characteristics
All frequencies
Unit
Min
Max
700
TCK frequency of operation (1/(T
C ×
3)
Note:
TC = 1/CLOCK which is the period of the core clock. The TCK
frequency must less than 1/3 of the core frequency with an absolute
maximum limit of 40 MHz.
0.0
40.0
MHz
701
TCK cycle time
25.0
—
ns
702
TCK clock pulse width measured at VM = 1.6 V
11.0
—
ns
703
TCK rise and fall times
0.0
3.0
ns
704
Boundary scan input data set-up time
5.0
—
ns
705
Boundary scan input data hold time
14.0
—
ns
706
TCK low to output data valid
0.0
20.0
ns
707
TCK low to output high impedance
0.0
20.0
ns
708
TMS, TDI data set-up time
5.0
—
ns
709
TMS, TDI data hold time
14.0
—
ns
710
TCK low to TDO data valid
0.0
24.0
ns
711
TCK low to TDO high impedance
0.0
10.0
ns
712
TRST assert time
100.0
—
ns
Note:
All timings apply to OCE module data transfers as the OCE module uses the JTAG port as an interface.
Figure 26. Test Clock Input Timing Diagram
TCK
(Input)
VM
VIH
VIL
701
702
703
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PDF描述
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