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参数资料
| 型号： | KSZ8863RLLI |
| 厂商： | Micrel Inc |
| 文件页数： | 103/106页 |
| 文件大小： | 0K |
| 描述： | IC ETHERNET SWITCH 3PORT 48-LQFP |
| 标准包装： | 250 |
| 控制器类型： | 以太网开关控制器 |
| 接口： | MII |
| 电源电压： | 1.8V，2.5V，3.3V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-LQFP（7x7） |
| 包装： | 托盘 |
| 配用： | 576-3868-ND - BOARD EVALUATION FOR KSZ8863RLL |
| 其它名称： | 576-3752 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页当前第103页第104页第105页第106页
PIC16C72 Series
1998 Microchip Technology Inc.
Preliminary
DS39016A-page 95
FIGURE 13-14: A/D CONVERSION TIMING
TABLE 13-13
A/D CONVERSION REQUIREMENTS
Param
No.
Sym
Characteristic
Min
Typ
Max
Units
Conditions
130
TAD
A/D clock period PIC16C72/LCR72
1.6
—
s
TOSC based, VREF
≥ 2.5V
PIC16LC72/LCR72
2.0
—
s
TOSC based, VREF full range
PIC16C72/LCR72
2.0
4.0
6.0
s
A/D RC Mode
PIC16LC72/LCR72
2.5
6.0
9.0
s
A/D RC Mode
131
TCNV
Conversion time
(not including S/H time) (Note 1)
—
9.5
—
TAD
132
TACQ
Acquisition time
Note 2
5*
20
—
s
The minimum time is the amplier
settling time. This may be used if
the "new" input voltage has not
changed by more than 1 LSb (i.e.,
20.0 mV @ 5.12V) from the last
sampled voltage (as stated on
CHOLD).
134
Tgo
Q4 to A/D clock start
—
TOSC/2 §
—
If the A/D clock source is selected
as RC, a time of TCY is added
before the A/D clock starts. This
allows the SLEEP instruction to be
executed.
135
Tswc
Switching from convert
→ sample time
1.5 §
—
TAD
*
These parameters are characterized but not tested.
Data in “Typ” column is at 5V, 25
°C unless otherwise stated. These parameters are for design guidance only and are not
tested.
§
This specication ensured by design.
Note 1:
ADRES register may be read on the following TCY cycle.
Note 2:
See Section 9.1 for min conditions.
131
130
132
BSF ADCON0, GO
Q4
A/D CLK
A/D DATA
ADRES
ADIF
GO
SAMPLE
OLD_DATA
SAMPLING STOPPED
DONE
NEW_DATA
(TOSC/2) (1)
7
6
5
4
3
2
1
0
Note 1:
If the A/D clock source is selected as RC, a time of TCY is added before the A/D clock starts. This allows the
SLEEP
instruction to be executed.
1 TCY
134
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