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参数资料
型号： LC4512B-35FN256C
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： PLD
中文描述： EE PLD, 3.5 ns, PBGA256
封装： LEAD FREE, FPBGA-256
文件页数： 20/99页
文件大小： 441K
代理商： LC4512B-35FN256C
Lattice Semiconductor
ispMACH 4000V/B/C/Z Family Data Sheet
27
ispMACH 4000V/B/C Internal Timing Parameters
Over Recommended Operating Conditions
Parameter
Description
-2.5
-2.7
-3
-3.5
Units
In/Out Delays
tIN
Input Buffer Delay
—
0.60
—
0.60
—
0.70
—
0.70
ns
tGOE
Global OE Pin Delay
—
2.04
—
2.54
—
3.04
—
3.54
ns
tGCLK_IN
Global Clock Input Buffer Delay
—
0.78
—
1.28
—
1.28
—
1.28
ns
tBUF
Delay through Output Buffer
—
0.85
—
0.85
—
0.85
—
0.85
ns
tEN
Output Enable Time
—
0.96
—
0.96
—
0.96
—
0.96
ns
tDIS
Output Disable Time
—
0.96
—
0.96
—
0.96
—
0.96
ns
Routing/GLB Delays
tROUTE
Delay through GRP
—
0.61
—
0.81
—
1.01
—
1.01
ns
tMCELL
Macrocell Delay
—
0.45
—
0.55
—
0.55
—
0.65
ns
tINREG
Input Buffer to Macrocell Register
Delay
—
0.11
—
0.31
—
0.31
—
0.31
ns
tFBK
Internal Feedback Delay
—
0.00
—
0.00
—
0.00
—
0.00
ns
tPDb
5-PT Bypass Propagation Delay
—
0.44
—
0.44
—
0.44
—
0.94
ns
tPDi
Macrocell Propagation Delay
—
0.64
—
0.64
—
0.64
—
0.94
ns
Register/Latch Delays
tS
D-Register Setup Time
(Global Clock)
0.92
—
1.12
—
1.02
—
0.92
—
ns
tS_PT
D-Register Setup Time
(Product Term Clock)
1.42
—
1.32
—
1.32
—
1.32
—
ns
tST
T-Register Setup Time
(Global Clock)
1.12
—
1.32
—
1.22
—
1.12
—
ns
tST_PT
T-Register Setup Time
(Product Term Clock)
1.42
—
1.32
—
1.32
—
1.32
—
ns
tH
D-Register Hold Time
0.88
—
0.68
—
0.98
—
1.08
—
ns
tHT
T-Register Hold Time
0.88
—
0.68
—
0.98
—
1.08
—
ns
tSIR
D-Input Register Setup Time
(Global Clock)
0.82
—
1.37
—
1.27
—
1.27
—
ns
tSIR_PT
D-Input Register Setup Time
(Product Term Clock)
1.45
—
1.45
—
1.45
—
1.45
—
ns
tHIR
D-Input Register Hold Time
(Global Clock)
0.88
—
0.63
—
0.73
—
0.73
—
ns
tHIR_PT
D-Input Register Hold Time
(Product Term Clock)
0.88
—
0.63
—
0.73
—
0.73
—
ns
tCOi
Register Clock to Output/Feedback
MUX Time
—
0.52
—
0.52
—
0.52
—
0.52
ns
tCES
Clock Enable Setup Time
2.25
—
2.25
—
2.25
—
2.25
—
ns
tCEH
Clock Enable Hold Time
1.88
—
1.88
—
1.88
—
1.88
—
ns
tSL
Latch Setup Time
(Global Clock)
0.92
—
1.12
—
1.02
—
0.92
—
ns
tSL_PT
Latch Setup Time (Product Term
Clock)
1.42
—
1.32
—
1.32
—
1.32
—
ns
tHL
Latch Hold Time
1.17
—
1.17
—
1.17
—
1.17
—
ns
tGOi
Latch Gate to Output/Feedback
MUX Time
—
0.33
—
0.33
—
0.33
—
0.33
ns
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PDF描述
LC4256B-5FN256BC
LC4256C-5FN256BC
LC4256B-10FN256BI
LC4256V-5FN256BC
LC4512B-75FN256C
相关代理商/技术参数
参数描述
LC4512B-35FN256C1 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs
LC4512B-35FT256C 功能描述:CPLD - 复杂可编程逻辑器件 ispJTAG 2.5V 3.5ns 512MC 208 I/O RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100
LC4512B-35FTN256C 功能描述:CPLD - 复杂可编程逻辑器件 ispJTAG 2.5V 3.5ns 512MC 208 I/O RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100
LC4512B-35T176C 功能描述:CPLD - 复杂可编程逻辑器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100
LC4512B-35TN176C 功能描述:CPLD - 复杂可编程逻辑器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100
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