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参数资料
| 型号： | LC51024MV-52F672C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 15/99页 |
| 文件大小： | 0K |
| 描述： | IC XPLD 1024MC 5.2NS 672FPBGA |
| 标准包装： | 40 |
| 系列： | ispXPLD® 5000MV |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 5.2ns |
| 电压电源 - 内部： | 3 V ~ 3.6 V |
| 逻辑元件/逻辑块数目： | 32 |
| 宏单元数： | 1024 |
| 输入/输出数： | 381 |
| 工作温度： | 0°C ~ 90°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 672-BBGA |
| 供应商设备封装： | 672-FPBGA（27x27） |
| 包装： | 托盘 |
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Lattice Semiconductor
ispXPLD 5000MX Family Data Sheet
18
Figure 17. I/O Cell
Table 10. Shared PTOE Segments
sysIO Standards
Each I/O within a bank is individually configurable based on the VCCO and VREF settings. Some standards also
require the use of an external termination voltage. Table 12 lists the sysIO standards with the typical values for
VCCO, VREF and VTT. For more information on the sysIO capability, refer to TN1000, sysIO Usage Guidelines for
Table 11. Number of I/Os per Bank
Device
MFBs Associated With Segments
ispXPLD 5256MX
(A, B, C, D) (E, F, G, H)
ispXPLD 5512MX
(A, B, C, D) (E, F, G, H)
(I, J, K, L) (M, N, O, P)
ispXPLD 5768MX
(A, B, C, D) (E, F, G, H)
(I, J, K, L) (M, N, O, P)
(Q, R, S, T) (U, V, W, Z)
ispXPLD 51024MX
(A, B, C, D) (E, F, G, H)
(I, J, K, L) (M, N, O, P)
(Q, R, S, T) (U, V, W, Z)
(Y, Z, AA, AB) (AC, AD, AE, AF)
Device
Maximum Number of I/Os per Bank (n)
ispXPLD 5256MX
36
ispXPLD 5512MX
68
ispXPLD 5768MX
96
ispXPLD 51024MX
96
SELECT
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DISCONTINUED
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PDF描述 |
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参数描述 |
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