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参数资料
| 型号： | LC51024MV-52F672C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 28/99页 |
| 文件大小： | 0K |
| 描述： | IC XPLD 1024MC 5.2NS 672FPBGA |
| 标准包装： | 40 |
| 系列： | ispXPLD® 5000MV |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 5.2ns |
| 电压电源 - 内部： | 3 V ~ 3.6 V |
| 逻辑元件/逻辑块数目： | 32 |
| 宏单元数： | 1024 |
| 输入/输出数： | 381 |
| 工作温度： | 0°C ~ 90°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 672-BBGA |
| 供应商设备封装： | 672-FPBGA（27x27） |
| 包装： | 托盘 |
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Lattice Semiconductor
ispXPLD 5000MX Family Data Sheet
30
fMAX (RAM)
5
Clock Frequency to RAM in:
Single Port Mode
—
155
—
155
—
155
—
155
—
93
MHz
Dual Port Mode
—
155
—
155
—
155
—
155
—
93
MHz
Pseudo Dual Port Mode
—
180
—
180
—
160
—
160
—
106
MHz
fMAX (FIFO)
5
Clock Frequency to FIFO
—
225
—
220
—
210
—
210
—
132
MHz
tPWR_ON
Power-on Time
—
200
—
200
—
200
—
200
—
200
s
Timing v.1.8
1. Timing numbers are based on default LVCMOS 1.8 I/O buffers. Use timing adjusters provided to calculate timing for other standards.
2. Measured using standard switching circuit, global routing loading of 1, worst case PTSA loading and 1 output switching.
3. Pulse widths and clock widths less than minimum will cause unknown behavior.
4. Standard 16-bit counter using GRP feedback.
5. CAM, FIFO, RAM fMAX specification used shared PT Clk.
ispXPLD 5000MX Family External Switching Characteristics (Continued)
1, 2, 3
Over Recommended Operating Conditions
Parameter
Description
-4
-45
-5
-52
-75
Units
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
SELECT
DEVICES
DISCONTINUED
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PDF描述 |
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参数描述 |
|---|---|
| LC51024MV-52F672I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
| LC51024MV-52FN208C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
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