LC51024MV-52F672C (Lattice) PDF资料下载 Datasheet(31/99 页)

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参数资料

型号：	LC51024MV-52F672C
厂商：	Lattice Semiconductor Corporation
文件页数：	31/99页
文件大小：	0K
描述：	IC XPLD 1024MC 5.2NS 672FPBGA
标准包装：	40
系列：	ispXPLD® 5000MV
可编程类型：	系统内可编程
最大延迟时间 tpd(1)：	5.2ns
电压电源 - 内部：	3 V ~ 3.6 V
逻辑元件/逻辑块数目：	32
宏单元数：	1024
输入/输出数：	381
工作温度：	0°C ~ 90°C
安装类型：	表面贴装
封装/外壳：	672-BBGA
供应商设备封装：	672-FPBGA（27x27）
包装：	托盘

Lattice Semiconductor

ispXPLD 5000MX Family Data Sheet

33

Registered Delays

tS

D-Register Setup

Time, Global Clock

—

0.28

—

0.31

—

0.35

—

0.55

—

0.52

—

ns

tS_PT

D-Register Setup

Time, PT Clock

—

-0.13

—

-0.11

—

-0.10

—

-0.10

—

-0.07

—

ns

tH

D-Register Hold

Time

—

1.90

—

2.56

—

2.50

—

2.40

—

4.00

—

ns

tCOi

Register Clock to

OSA Time

—

0.72

—

1.03

—

0.68

—

0.93

—

1.50

ns

tCESi

Clock Enable Setup

Time

—

1.07

—

1.20

—

1.33

—

1.33

—

2.00

—

ns

tCEHi

Clock Enable Hold

Time

—

0.00

—

0.00

—

0.00

—

0.00

—

0.00

—

ns

tSIR

D-Input Register

Setup Time, Global

Clock

—

0.66

—

0.20

—

0.53

—

0.12

—

0.08

—

ns

tSIR_PT

D-Input Register

Setup Time, PT

Clock

—

0.42

—

0.37

—

0.34

—

0.34

—

0.22

—

ns

tHIR

D-Input Register

Hold Time, Global

Clock

—

0.84

—

1.31

—

1.01

—

1.41

—

2.91

—

ns

tHIR_PT

D-Input Register

Hold Time, PT

Clock

—

0.00

—

0.00

—

0.00

—

0.00

—

0.00

—

ns

Latched Delays

tSL

Latch Setup Time,

Global Clock

—

0.18

—

0.00

—

0.00

—

0.00

—

0.00

—

ns

tSL_PT

Latch Setup Time,

PT Clock

—

0.18

—

0.00

—

0.00

—

0.00

—

0.34

—

ns

tHL

Latch Hold Time

—

-0.06

—

0.00

—

0.00

—

0.00

—

-0.03

—

ns

tGOi

Latch Gate to OSA

Time

—

0.07

—

0.08

—

0.08

—

0.08

—

0.13

ns

tPDLi

Propagation Delay

through Latch to

OSA Transparent

—

0.52

—

0.58

—

0.65

—

0.65

—

0.97

ns

Reset and Set Delays

tSRi

Asynchronous

Reset or Set to OSA

Delay

—

0.23

—

0.26

—

0.29

—

0.29

—

0.43

ns

tSRR

Asynchronous

Reset or Set

Recovery

—

0.42

—

0.47

—

0.53

—

0.55

—

0.79

ns

eXtended Function Routing Delays

tROUTEMF

Delay through SRP

when Implementing

Memory Functions

—

2.00

—

2.25

—

2.51

—

2.61

—

3.76

ns

ispXPLD 5000MX Family Internal Switching Characteristics (Continued)

Over Recommended Operating Conditions

Parameter

Description

Base

Parameter

-4

-45

-5

-52

-75

Units

Min.

Max.

Min.

Max.

Min.

Max.

Min.

Max.

Min.

Max.

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DEVICES

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