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参数资料
型号： LC5256B-10T128I
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： PLD
中文描述： EE PLD, 12 ns, PQFP128
封装： TQFP-128
文件页数： 15/66页
文件大小： 240K
代理商： LC5256B-10T128I
Lattice Semiconductor
ispMACH 5000B Family Data Sheet
22
ispMACH 5512B Internal Timing Parameters
1
Over Recommended Operating Conditions
Parameter
Description
-45
-75
-10
-12
Units
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
In/Out Delays
tIN
Input Buffer Delay
-
0.30
-
2.00
-
2.40
-
3.20
ns
tGCLK_IN
Global Clock Input Buffer Delay
-
1.50
-
1.40
-
1.90
-
2.50
ns
tGOE
Global OE Pin Delay
-
2.50
-
3.00
-
4.40
-
5.50
ns
tBUF
Delay through Output Buffer
-
0.60
-
1.80
-
2.50
-
2.80
ns
tEN
Output Enable Time
-
1.00
-
2.50
-
3.10
-
3.50
ns
tDIS
Output Disable Time
-
1.00
-
2.50
-
3.10
-
3.50
ns
tRST
Global Rest Pin Delay
-
1.90
-
2.70
-
3.60
-
4.90
ns
Routing Delays
tROUTE
Delay through GRP
-
2.50
-
2.60
-
3.70
-
4.10
ns
tPTSA
Product Term Sharing Array
-
1.70
-
2.60
-
3.40
-
4.90
ns
tPDb
5-PT Bypass Propogation Delay
-
1.10
-
1.10
-
1.40
-
1.90
ns
tPDi
Macrocell Propogation Delay
-
0.20
-
0.00
-
0.00
-
0.00
ns
tINREG
Input Buffer to Macrocell Register Delay
-
2.80
-
2.20
-
3.60
-
4.00
ns
tFBK
Internal Feedback Delay
-
0.00
-
0.00
-
0.00
-
0.00
ns
Register/Latch Delays
tS
D-Register Setup Time (Global Clock)
0.10
-
0.70
-
0.90
-
0.80
-
ns
tS_PT
D-Register Setup Time (Product Term Clock)
0.10
-
0.70
-
0.90
-
1.40
-
ns
tSL_PT
Latch Setup Time (Product Term Clock)
0.10
-
0.70
-
0.90
-
1.40
-
ns
tH
D-Register Hold Time
2.40
-
4.30
-
5.60
-
6.70
-
ns
tCOi
Register Clock to Output/Feedback Mux Time
-
0.70
0.80
1.10
1.20
ns
tCES
Clock Enable Setup Time
4.10
-
4.70
-
5.00
-
5.00
-
ns
tCEH
Clock Enable Hold Time
0.30
-
0.50
-
0.60
-
0.60
-
ns
tSL
Latch Setup Time
0.10
-
0.70
-
0.90
-
0.80
-
ns
tHL
Latch Hold Time
2.40
-
4.30
-
5.60
-
5.60
-
ns
tGOi
Latch Gate to Output/Feedback Mux Time
-
0.60
-
0.80
-
1.60
-
1.60
ns
tPDLi
Propogation Delay through Transparent Latch to
Output/Feedback Mux
-
0.50
-
0.50
-
0.50
-
0.50
ns
tSRi
Asynchronous Reset or Set to Output/Feedback
Mux Delay
-
1.70
-
3.00
-
3.90
-
4.30
ns
tSRR
Asynchronous Reset or Set Recovery Delay
2.30
-
4.00
-
6.00
-
7.50
-
ns
Control Delays
tBCLK
GLB PT Clock Delay
-
2.20
-
2.80
-
3.20
-
3.60
ns
tPTCLK
Macrocell PT Clock Delay
-
2.00
-
2.40
-
2.70
-
3.00
ns
tBSR
Block PT Set/Reset Delay
-
1.60
-
1.90
-
2.10
-
2.30
ns
tPTSR
Macrocell PT Set/Reset Delay
-
1.10
-
1.20
-
1.30
-
1.40
ns
tGPTOE
Global PT OE Delay
-
2.50
-
2.90
-
2.80
-
4.20
ns
tPTOE
Macrocell PT OE Delay
-
1.70
-
1.40
-
0.80
-
1.20
ns
Timing v.1.1
1. Internal Timing Parameters are not tested and are for reference only. Refer to Timing Model in this data sheet for further details.
Discontinued
Product
(PCN
#02-06).
Contact
Rochester
Electronics
for
Availability.
www.latticesemi.com/sales/discontinueddevicessales.cfm
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PDF描述
LC5256B-75Q208I
LC5256B-5Q208C
LC5384B-4F256C
LC5256B-4Q208C
LC5384B-5Q208C
相关代理商/技术参数
参数描述
LC5256B-4F256C 功能描述:CPLD - 复杂可编程逻辑器件 PROGRAM EXPANDED LOG RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100
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