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参数资料
| 型号： | LCMXO1200C-5FTN256C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 40/88页 |
| 文件大小： | 0K |
| 描述： | IC PLD 1200LUTS 211I/O 256-BGA |
| 标准包装： | 90 |
| 系列： | MachXO |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 3.6ns |
| 电压电源 - 内部： | 1.71 V ~ 3.465 V |
| 宏单元数： | 600 |
| 输入/输出数： | 211 |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-FTBGA（17x17） |
| 包装： | 托盘 |
| 其它名称： | 220-1180 |
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DC and Switching Characteristics
MachXO Family Data Sheet
sysCLOCK PLL Timing
Over Recommended Operating Conditions
Parameter
Descriptions
Conditions
Min.
Max.
Units
25
420
MHz
f IN
f OUT
f OUT2
f VCO
Input Clock Frequency (CLKI, CLKFB)
Output Clock Frequency (CLKOP, CLKOS)
K-Divider Output Frequency (CLKOK)
PLL VCO Frequency
Input Divider (M) = 1;
Feedback Divider (N) <= 4 5, 6
18
25
0.195
420
25
420
210
840
MHz
MHz
MHz
MHz
25
—
MHz
f PFD
Phase Detector Input Frequency
Input Divider (M) = 1; ?
Feedback Divider (N) <= 4 5, 6
18
25
MHz
AC Characteristics
t PH
t DT
4
t OPJIT 1
t SK
t W
t LOCK 2
t PA
t IPJIT
t FBKDLY
t HI
t LO
t RST
Output Clock Duty Cycle
Output Phase Accuracy
Output Clock Period Jitter
Input Clock to Output Clock Skew
Output Clock Pulse Width
PLL Lock-in Time
Programmable Delay Unit
Input Clock Period Jitter
External Feedback Delay
Input Clock High Time
Input Clock Low Time
RST Pulse Width
Default duty cycle selected 3
f OUT >= 100 MHz
f OUT < 100 MHz
Divider ratio = integer
At 90% or 10% 3
f OUT ? 100 MHz
f OUT < 100 MHz
90% to 90%
10% to 10%
45
—
—
—
—
1
—
100
—
—
—
0.5
0.5
10
55
0.05
+/-120
0.02
+/-200
—
150
450
+/-200
0.02
10
—
—
—
%
UI
ps
UIPP
ps
ns
μs
ps
ps
UI
ns
ns
ns
ns
1.
2.
3.
4.
5.
6.
Jitter sample is taken over 10,000 samples of the primary PLL output with a clean reference clock.
Output clock is valid after t LOCK for PLL reset and dynamic delay adjustment.
Using LVDS output buffers.
CLKOS as compared to CLKOP output.
When using an input frequency less than 25 MHz the output frequency must be less than or equal to 4 times the input frequency.
The on-chip oscillator can be used to provide reference clock input to the PLL provided the output frequency restriction for clock
inputs below 25 MHz are followed.
Rev. A 0.19
3-14
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